SOC용 코프로세서로의 고성능 32비트 DSP 아키텍쳐 연구 = Research of a high-performance 32-bit DSP architecture as a coprocessor for SOC
저자
발행사항
서울 : 연세대학교 대학원, 2002
학위논문사항
학위논문(석사)-- 연세대학교 대학원: 전기전자공학과 2002. 2
발행연도
2002
작성언어
한국어
주제어
KDC
566.38 판사항(4)
발행국(도시)
서울
형태사항
vi, 73p. : 삽도 ; 26 cm .
일반주기명
지도교수: 강성호
소장기관
이 논문은 SOC 구현을 위해 저전력 마이크로 컨트롤러의 코프로세서로 동작하는 고성능 DSP의 아키텍쳐 구조를 제안한다. 제안된 DSP 아키텍쳐는 DSP 응용 분야의 기본 수식인 곱의 합을 고속으로 수행할 수 있도록 MAC(Multiply and ACcumulate) 유닛 두 개를 갖는 dual MAC 아키텍쳐 구조이면서, 곱셈기와 덧셈기를 병렬적으로 배치시킨 특징을 갖는다. 곱셈기와 덧셈기를 병렬적으로 배치시킴으로서, 곱의 합 이외의 연산이나 삼항 곱셈과 같은 연산에서 성능의 제한을 갖지 않게 하였다.
레지스터의 구성도 기존 DSP에서 한계로 작용하는 곱셈기의 입출력 레지스터와 누적기의 분리된 구조를 고쳐서 하나의 레지스터 파일로 만들고, 필요한 경우를 조사해서, 공유 레지스터들을 만들어 한계를 극복했다. 그리고 자원문제로 인한 메모리 연산을 최소화하면서 하드웨어 낭비도 줄이기 위해 레지스터 파일 버퍼라는 새로운 구조도 도입하였다.
제안된 아키텍쳐에 가장 효율적으로 동작하는 브랜치 명령어 처리 기법도 제안하였다. 또한 데이터 캐쉬의 한계를 극복하기 위해서 데이터 큐 구조를 적용함으로써, 캐쉬사용에서의 미스 발생으로 인한 성능저하를 막았다. 그리고 한번에 최대 3개의 명령어를 동시에 수행할 수 있으면서도 명령어 길이는 31 비트로 고정된 3웨이 수퍼스칼라 구조를 갖는다. dual MAC DSP이므로, 두 개의 메모리 연산과 두 개의 ALU 연산, 그리고 두 개의 곱셈 연산을 수행할 수 있음을 감안하면, 실제로는 6웨이 수퍼스칼라 구조라고 할 수 있다.
아키텍쳐의 검증을 위해 명령어 수준의 시뮬레이터를 C로 만들어서, 다른 DSP와 성능을 비교하였다. Verilog HDL로 구현한 후 verilog 시뮬레이션을 통해서 동작을 검증하였다.
그리고, 제안된 DSP의 성능을 비교하기 위해 다른 DSP와의 벤치마크를 수행하였다. 현재 상용되고 있는 세 개의 DSP들과의 벤치마크 결과, 제안된 DSP 구조가 가장 좋은 성능을 보여주었다. 또한, 특정 알고리듬에 대해서 성능이 같아도 메모리 사용량에 있어 효율적인 구조라는 것을 보여준다.
A new high-performance DSP architecture is proposed, which behaves as a coprocessor of a 32 bit micro-controller. Since the proposed DSP architecture is a dual MAC(Multiply and ACcumulate) DSP architecture, it can process efficiently a number of SOP(sum of product) operations used in various DSP applications. In order to efficiently perform other operations such as pure additions without any restriction, a MAC is comprised in parallel. We reduce performance-constraints in such operations as 3-operand multiplications and operations other than SOPs, by placing multipliers and adders in parallel.
Since input and output registers of multipliers and accumulators are of separate structure, existing DSPs have some limitations in data-processing. To overcome these limitations, a register file includes registers of multipliers and accumulators, and shared registers. And a new register file buffer is proposed to reduce memory accesses due to resource lack problem and hardware overhead.
The mixed branch scheme is applied to make the new DSP architecture most efficiently. To overcome the limitation in data cache, the data-queue structure is used in memory instructions and prevent the performance degradation due to miss penalty.
In addition, it is a 3-way superscalar architecture, which can issue 3 instructions at a time. It can be also called a 6-way superscalar architecture because 2 memory operations, 2 ALU operations, and 2 multiplications can be executed simultaneously in the proposed dual MAC DSP.
An instruction level simulator is developed in C programming to verify this architecture.
Benchmarking with other DSPs is also performed to confirm the performance of the proposed DSP. The benchmark results with 3 other dual MAC DSPs show that the proposed DSP has the best performance.
Futhermore, it is proven that the proposed DSP is more efficient architecture in memory usage, although the performance is the same in specific algorithms.
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