QPSK 고속 변복조기의 설계 및 구현 = On a Designe and Implementation of High-Speed QPSK MODEM
저자
고성찬 (안동대학교 전자정보산업학부)
발행기관
학술지명
권호사항
발행연도
1999
작성언어
Korean
KDC
505
자료형태
학술저널
수록면
7-16(10쪽)
제공처
본 논문에서는 전 디지털 방식의 QPSK 고속 변복조기 설계방식을 제시하였고 이를 CPLD칩으로 구현한 결과를 제시하고 검토하였다. Multiplier, Pulse Shaping Filer로 구성된 변조기는 심볼당 4샘플을 취하는 Zero=IF 방식으로 설계되었으며, 비트 동기를 포착하는 STR(Symbol Timing Recovery) loop과 반송과 동기를 포착하는 CPR(Carrier Phase Recovery) loop으로 구성된 복조기는 DD-Gardner 방식과 Decision-Directed 동기화 방식을 이용하여 설계하였다. STR loop에서는 샘플 해상도를 높이기 위하여 보간기를 채용하였다. 설계한 모뎀은 Altera사의 Design Compiler를 이용하여 칩으로 합성 구현되었다. 합성결과 QPSK 변조기는 약 50Mbps, 복조기는 약 12Mbps의 전송속도까지 동작 가능하였다. 실제 ASIC으로 구현할 경우, CPLD 칩으로 구현한 속도의 6-7배 까지 고속화 할 수 있으므로 향후 고속 무선 모뎀에 적용될 수 있을 것이다.
더보기In this paper, a design method for high-speed QPSK MODEM based on all digital implementation scheme is presented, and implementation results of QPSK MODEM using a CPLD chip are examined. The modulator that consists of multiplier, Pulse Shaping Filter is designed on a basis of the Zero-IF sampling theory, i.e., 4 samples per symbol. DD(Decision Directed)-Gardner algorithm is chosen for timing error detector of STR loop and Decision-Directed algorithm is used for CPR loop design. To increase the time resolution, interpolation between received signal samples is also utilized in the desine of QPSK demodulator. The maximum speed of the QPSK modulator synthesized in FLEX10K chip by using the Design Compiler of the Altera corporation is guaranteed approximately 50Mbps and that of the QPSK demodulator is guaranteed approximately 12Mbps.
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