DSP 코어 기반 오디오 프로세서의 설계 = DSP core-based audio processor design
저자
발행사항
서울 : 연세대학교 대학원, 2001
학위논문사항
학위논문(박사)-- 연세대학교 대학원: 전기전자공학과 2001. 2
발행연도
2001
작성언어
한국어
주제어
KDC
567.01 판사항(4)
발행국(도시)
서울
형태사항
vi, 116p. ; 26 cm.
소장기관
본 논문에서는 다양한 오디오 알고리듬을 수용하는 고음질, 소형, 저전력의 단일 칩을 개발하기 위한 고정 소수점 DSP 코어 기반 오디오 프로세서의 구조를 제안하고 ASIC으로 설계하였다. 이를 위해 음질 평가기준을 설정한 후 다양한 오디오 알고리듬을 소프트웨어 수준에서 이를 만족하도록 설계 하였으며, 이 과정에서 하드웨어의 최적화된 요구 사양을 추출하여 DSP 코어 설계에 반영하였다.
DSP 코어는 고음질을 위해 20비트 데이터 처리를 하며, 저전력 설계를 위해 사용하지 않는 모든 하드웨어 자원의 동작을 차단하였다. 하드웨어 자원을 자유롭게 사용할 수 있도록 명령어 세트를 구성하였으며, 오디오 신호처리에 효과적으로 적용 가능한 특수 명령어 세트를 두어 최적화된 프로그램 작성이 용이하도록 하였다. 다양한 알고리듬에 대응할 수 있도록 프로그래밍 가능한 CODEC 인터페이스, 비트스트림 인터페이스를 설계하였으며, MP3와 AAC용 허프만 복호화기, 비트열 처리기 등의 보조 처리 장치를 설계하여 오디오 알고리듬 처리에 최적화 하였다.
이러한 시스템에 MPEG-1 Layer-II 부호화기, MPEG-1/2 Layer-III 복호화기, MPEG-2 AAC 복호화기를 구현한 결과 44.1kHz 2채널을 9, 13.3, 16.3 MIPS에 수행하였다. 제안된 프로세서는 VHDL로 기술하여 3.3V-0.35um 표준셀로 합성한 결과 약 32,000 게이트를 가지며, 약 59MHz까지 동작 가능하다. 그리고 전원을 제외하고 16개의 I/O 핀을 가지므로 소형 시스템 설계에 용이하다.
In this thesis, the fixed-point DSP core based audio processing system was designed and implemented in single chip providing high-quality, small size, and low power features. To get the optimized hardware specifications. the software level design of various audio algorithms were performed and evaluated to approach the ISO/IEC 13818-4 noise criterion. Those hardware specifications were reflected on DSP core design.
The designed DSP core uses 20-bit data word length for high-quality audio processing. The instruction set provides the high degree of freedom in using the hardware resources and gives the special functions for audio processing, it is possible or even easy to make optimized program. In addition to DSP core, the programmable audio CODEC and bit-stream interfaces were designed to adapt the various algorithms easily, the huffman decoder and bitstream parsing units were designed and attached to optimize the audio processing.
To measure the performance of the proposed system, MPEG-1 Layer-II encoder, MPEG-12 Layer-III decoder, and MPEG-2 AAC LC profile decoder were implemented and performed in this system. The result showed that they took just 9, 13.3, and 16.3 MIPS, respectively.
Proposed system was described in VHDL and synthesized using 3.3V-0.35um standard cell library It took total 32,000 gates and worst case simulation showed that it could operate at 59 MHz. It has just 16 I/O pins except power supply pins, so it is suitable for very small system design.
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