멀티미디어 데이터 처리의 가속을 위한 ASIP 구현 = Implementation of an ASIP for accelerating multimedia data operation
저자
발행사항
서울 : 연세대학교 대학원, 2006
학위논문사항
학위논문(석사)-- 연세대학교 대학원 : 전기전자공학과 2006.8
발행연도
2006
작성언어
한국어
주제어
발행국(도시)
서울
형태사항
vii, 89장 : 삽도 ; 26 cm
일반주기명
지도교수: 이용석
소장기관
As Internet and mobile technology are developed, the more high-resolution multimedia data are transferred via wire or wireless networks. It is high-efficient compression application that is important for low-cost transmission of video data. An H.264 algorithm is commonly used for video compression applications. This algorithm requires a large number of data computations, that is, the sum of absolute difference (SAD) operation used in H.264 encoder motion estimation. Motion estimation is used to eliminate the large amount of temporal and spatial redundancy that exists in video sequences and helps in compressing them by using the differential vector between the current frame and the reference frame is coded and transmitted.In this thesis, H.264 reference encoding workloads were analyzed. As s result, it showed that the dominant operation is the SAD to sum up 16 difference-values in H.264 4x4 sub-blocks. In order to accelerate this SAD operations, an application specific instruction-set processor (ASIP) that can execute SIMD subtraction, SIMD absolute value generation, SAD operation and data transfer instructions was implemented. The proposed coprocessor has an subtract-absolute value generator, an absolute value generator and an sum-up unit. The CSABS, CABS, and CSUP units are described in Verilog HDL codes and functional verifications are performed using test bench. The HDL codes are synthesized and optimized with 0.25㎛ TSMC technology. The synthesis result shows that the synthesised CSABS unit operates at 286 MHz of clock frequency, the synthesised CABS unit operates at 367 MHz of clock frequency, and the synthesised CSUP unit operates at 193 MHz of clock frequency.We completed virtual SAD operation program source with proposed ASIP. These experimental results show that the performance is improved by 2.25 times of total execution time in full search algorithm, and by 1.87 times of total exection time in diamond search algorithm.
더보기최근 인터넷과 이동통신 기술 발전으로 유무선 네트워크를 통한 고화질 동영상 데이터 전송량이 증가하고 있다. 저비용으로 고화질 동영상을 전송하기 위해 중요한 것 중의 하나가 높은 효율의 동영상 압축 기술이다. 1990년부터 동영상 압축 기술에 대한 연구가 많이 진행 되어 왔고, 최근에는 ITU-T & ISO/IEC joint video team에서 승인된 H.264 표준이 최신의 압축 기술로써, 기존의 MPEG-2에 비해 60%의 월등한 압축 효율을 보이고 있으며 인터넷 비디오 스트리밍에서부터 모바일 비디오 통신에 이르기까지 비디오 압축 알고리즘으로 많이 채택되고 있다.하지만 H.264 표준은 구현할 때 요구되는 메모리 대역폭과 연산의 복잡도가 높기 때문에 실시간 응용에 적용하는데 어려움이 있다. H.264 부호화 기술 가운데 특히 복수 참조 영상을 이용한 다양한 블록 단위 움직임 예측(motion estimation)은 높은 부호화 효율을 갖도록 하는 핵심 요소지만 최적의 움직임 벡터를 찾기 위해 다양한 블록 단위 조합의 모든 경우에 대하여 SAD(sum of absolute difference)를 구해야 하므로 상당한 계산을 요구한다.본 논문에서는 H.264 레퍼런스 인코더를 실행하였을 때의 프로그램의 실행 시간을 각 루틴별로 측정하여, 가장 많은 연산을 하는 루틴을 가속할 수 있는 ASIP(Application Specific Instruction-set Processor)의 명령어 세트를 제안한다. H.264 JM 레퍼런스 인코더 워크로드의 분석을 통해 움직임 예측 루틴에서 핵심이, 4x4 서브 블록의 SAD 동작임을 밝히고, 이를 가속하기 위하여 새로운 명령어 세트를 정의하고, ARM v.5의 코프로세서로 구현한다.새로 정의된 명령어 세트는 하나의 4x4 서브 블록내의 16개의 기준-현재 픽셀의 차 값을 다 합산하는 연산이므로, 이 동작을 가속할 수 있는 명령어로 동시에 8개의 기준-현재 픽셀 데이터의 뺄셈과 절대값 변환을 할 수 있는 명령어, 8개의 16비트 데이터의 절대값 변환을 할 수 있는 명령어, 8개의 데이터를 합산할 수 있는 명령어들을 정의하였다.정의된 명령어세트의 CSABS, CABS, CSUP 명령어는 Verilog HDL로 기술하여, 기능 검증을 거친 후, TSMC 0.25㎛ 공정으로 합성하였다. CSABS는 286 MHz, CABS는 367 MHz, CSUP는 193 MHz의 최대 동작 주파수를 보였으며, 이는 193 MHz 이하로 동작하는 ARM 코어의 코프로세서로 사용될 경우, 1 클럭 사이클 안에 결과를 출력할 수 있으므로, 시뮬레이션 했을 때 1 명령어 사이클이 소요된다고 가정하였다. 제안된 명령어 세트를 사용하는 가상의 SAD 연산 프로그램을 작성하여 심플 스칼라 시뮬레이터를 사용하여 시뮬레이션 하였을 때, 제안된 SAD 명령어 세트가 적용하지 않은 SAD 연산을 하는 테스트 프로그램에서의 결과를 비교하였다. 비교 결과 제안된 명령어 세트를 사용하지 않았을 때보다 전체 인코딩 연산의 가속은 2.25배의 성능향상을 보임을 알 수 있었다.
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