네트워크 기반 효율적 영상 처리를 위한 스택 지향형 프로세서 설계 = Design of a Stack-oriented Processor for Efficient Video Processing over Network
저자
발행사항
광주 : 전남대학교 대학원, 1999
학위논문사항
학위논문(박사)-- 전남대학교 대학원: 전자공학과 1999. 2
발행연도
1999
작성언어
한국어
주제어
KDC
567 판사항(4)
DDC
621.399 판사항(20)
발행국(도시)
광주
형태사항
172 p. : 삽도, 챠트 ; 27 cm.
일반주기명
지도교수: 김영민
참고문헌: p. 140-143
소장기관
최근 디지털 영상 및 고속 네트워크 기술의 개발 및 표준화는 뚜렷한 발전을 하고 있다. MPEG 표준은 여러 영상 응용에 보편적인 부호화 포맷으로 부상하고 있으며, 인터넷을 포함한 네트워크 기술은 세계적인 통신망 구조로 발전하고 있다. 따라서 디지털 영상은 공중망을 통한 다양한 영상 서비스 전송에 대한 요구의 증가로 미래 미디어 분야와 통신 산업에서 중요한 역할을 할 것이다.
이와 관련하여 본 논문에서는, 네트워크 기반의 영상 데이터를 효율적으로 재생하기 위한 새로운 구조를 제안하며, 이를 하드웨어로 구현한다.
기존의 구조는 브라우저와 같은 번역기를 이용한 범용성이 높거나 객체 지향 데이터의 제어에 효율적이지만 성능 저하가 크며, 특히 영상 데이터 처리에 비효율적이다. 이를 해결하기 위해서 본 논문에서는 성능을 향상시키기 위해 스택에 기반한 RISC(Reduced Instruction Set Computer)를 내장한 스택 지향형 영상 재생 구조를 제안한다.
스택 지향형 영상 재생 구조는 과거에 제안된 스택 머신과 영상 프로세서의 최적의 측면만을 선택함으로써 더 좋은 구조를 갖도록 하는 포괄적인 구조이다. 또한 각 블록의 재사용성, 전용 구조, 최적의 성능 등을 동시에 만족시키기 위해 프로그래머블 구조를 지향함으로써 복잡한 칩의 설계 시간을 단축시킬 수 있는 장점을 가진다.
본 논문에서는 S-RISC, 벡터 연산기, 영상 데이터를 저장하는 영상 데이터 메모리, 일반 데이터와 리턴 어드레스를 저장하는 스택을 각각 둠으로써 스케줄링에 따른 오버헤드를 줄이기 위한 스택 버퍼, 파이프라인 초기 단계에 가변 길이 명령어를 선취(prefetch)를 할 수 있도록 하는 명령어 버퍼, 파이프라인 제어와 메모리 어드레스를 발생하는 제어기 등 5개의 모듈로 구성된 회로를 제작하였다.
본 논문의 프로세서 구조는 스택 버퍼를 이용하는 준 범용 RISC를 내장하고 있기 때문에 다량의 근거리 서브루틴 호출 동작을 하는 객체 지향형 프로그램을 효과적으로 제어하며, SIMD(Single Instruction Multiple Data) 형태인 벡터 연산기를 내장하기 때문에 MPEG 영상 재생 속도를 증가시킬 수 있다.
S-RISC는 적당한 수준의 하드웨어를 지원함으로써 영상 응용에 대해 고성능의 레지스터 머신 성능에 근접한 성능을 가진다. 따라서 스택 기반 프로세서의 고유한 특징을 희생시키지 않고, 레지스터에 기반한 프로세서 성능과 조화를 이루게 된다. 또한 벡터 연산기는 MPEG-4의 반화소 단위 처리와 고급 모드 움직임 보상(motion compensation), 움직임 예측(motion prediction), SA-DCT(Shape Adaptive-Discrete Cosine Transform)를 구현하며, 절대값기, 반감기를 가지고 있기 때문에 부호화기로 확장할 수 있으며, 128비트 누산기를 가지고 있기 때문에 정수 연산으로 인한 영상의 찌그러짐 현상을 줄일 수 있는 장점을 가진다. 그리고, 다량의 근거리 분기 동작에 따른 명령어 타겟 어드레스의 히트율을 높이기 위해 1Kbit 크기의 명령어 버퍼를 사용하여 내부 캐쉬 없이 전방향, 후방향 분기를 할 수 있는 구조를 제안하였다. 가변 길이 명령어를 선취(prefetch)하기 때문에 20%이상의 메모리 비용이 절약되었다.
그리고, 제안된 스택 지향형 영상 재생 구조를 사용하여 프로세서를 설계하였다. 0.6㎛ 3-메탈 계층 CMOS 표준 셀 기술을 이용하여 VLSI로 구현된 스택 지향형 영상 프로세서는 110K 로직 게이트와 12Kbit SRAM 내부 버퍼로 이루어지고 50 MHz의 동작 속도를 가진다. MPEG-4의 VLBV(Very Low Bitrate Video) 최대 전송율인 QCIF 15fps(frame per second)로 영상 재생 알고리즘을 수행한다.
The development and standardization of digital video technologies and high-speed networking have undergone remarkable progress recently. The MPEG standard is emerging as the universal coding format for various video applications, while the network technology including the internet is evolving into the global communication network infrastructure. It is believed that the digital video will play an important role as demand for transmission of various video services over public networks will grow tremendously in future media and telecommunications industries.
In this dissertation, we propose new architectures and their hardware architectures that improve the performance of video decoding over networks.
Although the conventional architectures are highly universal by using interpreters like a browser and can control object-oriented data efficiently, they had to go through degradation in performance, especially in the field of processing of video data. In order to overcome their drawbacks, we propose an architecture of stack-oriented video decoding with an embedded controller, a RISC (Reduced Instruction Set Computer) based on stack.
The architecture of stack-oriented video decoding is a comprehensive scheme; 'better' in the sense that it is an optimal selection of previously proposed enhancements of a stack machine and a video processor. It aims at a programmable architecture as a part of the circuit in order to obtain reusability of the subblock, flexibility, dedicated architectures and optimized properties at the same time. The architecture can reduce the time needed to design complex chips.
We created a detailed architecture of a circuit which consists of five modules: the S-RISC, the vector processor, a video data memory saying video data, a stack buffer which can minimize a scheduling overhead by having separate buffers for general data and return addresses, an instruction buffer performing pre-fetching of variable length instructions in the initial stage of pipeline processing and a controller which can control pipeline and generate memory addresses.
The semi-general-purpose RISC having a stack buffer in the architecture can control effectively an OOP (Object-Oriented Program) with many small procedures at running programs. And it includes a vector processor of SIMD (Single Instruction Multiple Data) type that can enhance the MPEG coding speed.
Performance of S-RISC can be brought close to even the highest performance register machine for video applications by providing a modest level of hardware support. The idea, of course, is to match register-based processor approximately where they are best while not sacrificing specific features that make a stack-based RISC. The vector processor in this processor can implement advanced mode motion compensation, motion prediction by half pixel and SA-DCT (Shape Adaptive-Discrete Cosine Transform) of MPEG-4. A 128 bit accumulator in the vector processor decreases distortion caused by the fixed-point process. Absolutors and halfers in the vector processor make this architecture extensive to an encoder. To enhance a hit rate of instruction target address due to many short branch operations, we propose the architecture of instruction buffer capable of forwarding and backwarding branches without internal cache. Since it prefetches variable length instructions, it reduces the memory expense over 20%.
We also designed a VLSI stack-oriented video processor using the proposed architecture of stack-oriented video decoding. It was fabricated with 0.5㎛ 3LM standard-cell technology, and has 110K logic gates and 12 Kbits SRAM internal buffer. The operating frequency is 50MHz, This executes algorithms of video decoding for QCIF 15fps(frame per second), maximum rate of VLBV(Very Low Bitrate Video) in MPEG-4.
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