The Hardware-Efficient Architecture and Algorithm of In-loop Filters and RDO for HEVC Codec
저자
발행사항
서울 : 과학기술연합대학원대학교, 2018
학위논문사항
학위논문(박사)-- 과학기술연합대학원대학교 : 컴퓨터소프트웨어(ComputerSoftware) 2018.2
발행연도
2018
작성언어
영어
주제어
발행국(도시)
서울
형태사항
; 26 cm
일반주기명
지도교수: 박성모
UCI식별코드
I804:30003-200000009793
소장기관
본 학위논문은 하드웨어 고효율 비디오(HEVC) 코덱 구현을 위한 효율적인 율-왜곡 최적화 알고리즘과 인루프 필터 아키텍처를 제안한다. 프로세서, 네트워크, 저장장치 등의 관련 기술의 발전에도 불구하고 코딩 효율의 향상을 위해 고안된 비디오 코딩 알고리즘들의 계산 복잡도는 실시간 비디오 처리를 어렵게 하는 장애물이다. 더욱이 임베디드 시스템 상에서의 비디오 코덱 구현은 처리 성능과 전력 소비 면에서 또 다른 과제가 되고 있다. 하드웨어 친화적인 율-왜곡 최적화 알고리즘 기반의 모드 결정 방법을 위해 후보 모드와 비용계산을 위한 계산 복잡도를 감소시킴으로써 4K 비디오의 실시간 인코딩이 가능한 처리량을 달성한다. HEVC에서 새롭게 추가된 샘플 적응적 오프셋 (SAO)을 위한 모드 결정 방식도 화질 열화를 최소화 하면서 하드웨어 구성에 유리하도록 최적화 된다. 결과적으로, 제안된 율-왜곡 최적화 알고리즘 기반의 모드 결정 방법은 0.2 dB이하의 코딩 효율 열화를 최소화 하면서 초고해상도(UHD) 비디오의 실시간 인코딩을 가능하게 한다. 그리고 하드웨어 효율성을 위해 제안된 인코더는 디코더 기능을 추가하여 통합 코덱으로써 확장된다. 이 확장된 통합 코덱은 하드웨어 공유 기술을 이용하여 약 32%의 면적 절감효과를 가져오고 관련 기술들과 비교하여 약 21.6% 이상 적은 면적으로 코덱을 구현한다. 고성능 멀티코어 HEVC디코더를 위해 제안된 인루프 필터를 위한 아키텍쳐는 HEVC 표준에서 채택된 병렬 처리 도구 (WPP, Tile)를 이용하여 효율적으로 멀티코어 디코더를 구성할 때, 병렬처리 성능을 최대화하면서 하드웨어 면적을 최소화 한다. HEVC는 UHD를 위해 개발된 표준으로 UHD 비디오 코딩을 위한 하드웨어 구성 시 높은 병렬처리 능력은 필수적이다. 이를 위한 병렬 처리 도구 기반의 멀티코어 디코더에서 인루프 필터의 데이터 종속성은 병렬처리 성능을 약화시킨다. 이 종속성 문제를 해결하기 위해 새로운 메모리 구성과 메모리 관리 기술이 본 논문에서 제안된다. 제안된 기술은 멀티 코어 디코더 상에서 유연한 데이터 영역을 필터링 가능하도록 하여 다중 프로세싱 코어간의 데이터 종속성 관련 문제를 해결한다. 또한, 적응적 디블로킹 필터 순서(ADFO) 기술은 많은 양의 데이터를 처리하기 위해 여러 코어가 상호 운용 될 때 버스 정체의 영향을 최소화하도록 고안된다. 추가적으로 HEVC 의 두 가지 인루프 필터 인 디블로킹 필터(DLF)와 SAO은 각각 효율적인 하드웨어 구성을 위하여 최적화된다. 고성능 저전력 DBF를 위하여 스킵 모드 기반의 파이프라인 기술이 적용된다. SAO는 윈도우 기반 컨볼루션 필터 아키텍쳐를 이용하여 하드웨어 요구사항에 따라 적응적으로 구성이 가능한 확장성을 갖도록 설계된다. 하드웨어 자원 공유 기술은 코덱 설계 전반에 걸쳐 고려되어 하드웨어 면적을 줄임으로써 최종 결과물의 비용을 줄이는 효과를 가져온다. 실험 결과, 제안된 하드웨어 디코더는 최대 동작 주파수 660MHz 상에서 1.31 Gpixels/s 이상 2.6 Gpixels/s의 데이터 처리 성능을 나타내고 10.6 Kgates의 메모리 관리 로직을 포함하여 총 56.2 Kgates의 하드웨어 자원을 소비한다. 그리고, 28nm CMOS공정에서 소비전력은 약 20.8mW으로 측정된다. 스킵 모드 기반 파이프라인 DBF 기술은 이 소비 전력을 감소시키고 처리 성능 도 높이는 효과를 나타낸다. ADFO는 옥타 코어 (Octa-Core)에서 400MHz 주파수로 8K 시퀀스를 디코딩할 때 약 9.17%의 성능 향상을 가져오고 설계된 디코더는 관련 기술 중 가장 높은 TpG (Throughput per Gate)를 갖는 것으로 확인되었다. 이 논문은 딥러닝 방법을 사용한 비디오 코딩 알고리즘과 효과적인 하드웨어 구현을 향후 작업으로 제시한다.
더보기This dissertation proposes the hardware-efficient rate-distortion optimization (RDO) algorithms and in-loop filters architectures for implementation of high efficiency video coding (HEVC) codec. The computational complexity of video coding algorithm, increased along with the improvement of the efficiency, makes a real-time video processing difficult in spite of the advance of the related technologies such as processor, network and storage. Furthermore, the implementation on the embedded system is another challenge in a power consumption and a processing performance. To address the problems, the mode decision algorithm based on the hardware-efficient rate-distortion optimization (RDO) and in-loop filters are proposed for HEVC hardware codec. The hardware-friendly rate-distortion optimization and mode decision scheme enables to achieve high throughput for 4K video processing by decreasing the candidate modes and computational complexity. In-loop filters are also optimized for hardware efficiency using the simplified sample adaptive offset type decision and three pipelining allowing for the data dependency. The result showed the proposed algorithms enable a real-time encoding for high resolution applications minimizing the degradation of the coding efficiency (e.g., 0.2dB or less). Based on the efficient encoder design, an integrated codec, which shares hardware resources between encoder and decoder, is proposed in terms of area. As a result, the proposed HEVC codec encodes or decodes 2160p@30fps or 46fps video at maximum operating frequency 600MHz and consumes 2,789 Kgates and 238 Kbytes SRAM on 28nm CMOS technology. The integrated structure is efficient in terms of hardware area since it occupies about 32% smaller area than the discrete encoder and decoder structure. In addition, compared to the state-of-the-art HEVC codec chip [1], the proposed codec consumes 21.6% fewer logic gates. For multicore HEVC decoder, the architecture extends into a multicore configuration using the parallel processing tools supported by HEVC standard. Specifically, an efficient architecture of HEVC in-loop filters is proposed to provide effective multicore utilization for UHD video application. When HEVC utilizes a high level of parallelization, data dependencies at the ILF attenuate parallel processing performance. The novel memory organization and management techniques address the data dependency-related issues between multiple processing cores and enable to filter the flexible area on multicore decoder. In addition, the adaptive deblocking filtering order (ADFO) minimizes the impact of bus congestion when multiple cores interoperate for processing very large data. This dissertation also introduces the deblocking filter with skip mode pipelining to achieve the high performance minimizing the power consumption. The window based parallel SAO filter scheme enables to compose SAO with scalability. The resource sharing is considered throughout the entire architecture to reduce the cost. Based on both experimental and analytical results, our proposed design can achieve more than 1.31 Gpixels/s and less than 2.6 Gpixels/s at maximum frequency 660MHz in single core, and consumes 56.2Kgates including 10.6Kgates for memory management architecture, which supports multicore decoder, and about 20.8mW power on average when synthesizing with the 28nm CMOS library. Moreover, the skip modes of deblocking filter improves the performance and decreases the power dissipation. The ADFO improves the performance of ~9.17% when decoding 8K sequence on octa-core at 400MHz frequency. TpG (Throughput per Gate) is the highest among the related works. Finally, this dissertation surveys the video coding using a deep learning methods and the feasibility of a hardware-efficient implementation as a future work.
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