화소 병렬 영상처리를 위한 포맷 변환기 구현 = The Implementation of a Format Converter for Pixel Parallel Image Processing
저자
발행사항
[]: 淸州大學校, 2002
학위논문사항
학위논문(박사)-- 淸州大學校 大學院: 電子工學 2002
발행연도
2002
작성언어
한국어
주제어
KDC
566.000
발행국(도시)
대한민국
형태사항
xi, 136 p..
소장기관
일반적인 영상 처리 작업은 각각의 입력 영상에 필요한 화소당 수천 번의 동작을 필요로 한다. 기존의 일반용 컴퓨터는 실시간으로 이러한 작업을 수행할 수가 없었으며, 영상 처리 작업을 위해 전문적인 시스템이 개발되지 않았다. 동일한 동작이 각각의 화소에 대하여 수행되기 때문에 연속 처리의 용이성은 거의 가치가 없고 저장 요소는 각각의 화소에 대하여 정밀도가 낮은 정수 값으로 제한되어 있기 때문에 대규모의 메모리 시스템이 반듯이 필요하지는 않았다. 일반적인 영상 처리 작업의 요구와 통상적인 컴퓨터 특성간의 연결을 위한 구조의 개발이 필요하고 영상처리 작업의 구성은 PE(Processing Element) 배열, 즉 단일 제어기의 명령을 받아서 한 화소 당 하나의 PE 배열을 사용하는 것이 요구되며, 마이크로 컴퓨터 시스템에 필요한 화소 병렬 영상 처리(PPIP:Pixel Parallel Image processing) 하드웨어를 구축하기 위해 대규모 PE 배열을 저 비용으로 만들어야 한다.
본 논문에서 설계한 칩은 8블록의 512 PE로 구성되어 있으며, 각 블록의 중앙에는 128개의 열과 512개의 행으로 쌍을 이루고 있는 DRAM 셀 배열로 구성하였다. 센스 증폭기는 DRAM 배열의 밑에 위치하고 256개의 논리 유닛 배열은 DRAM 배열의 상하로 위치한다.
칩은 5개의 전원을 공급하도록 구성되어 있으며, 인터페이스 회로는 3.3V인 V_HH와 그라운드인 V__LL을 사용한다. 입력 및 출력 레벨은 표준 3.3V와 양립하여 사용하고 워드라인 드라이버와 플레이트라인은 별개의 3.3V인 V__PP를 사용한다. 내부 회로는 2.5V인 V__DD와 그라운드인 V__SS를 사용하였다.
제어 경로 특성 결과는 128X128 PE 데모 시스템을 사용하여 시스템이 배열 명령의 일반적인 시퀀스를 효율적으로 실행시키는 것을 보여주었고, 배열의 구성 결과는 집적화된 PE 디바이스가 만족스럽게 동작하였다. 시스템의 성능은 10ms 이내에서 영상 처리 동작을 수행하고 있다는 것을 알 수 있었다. 또한 화소 병렬 영상 프로세서의 구조는 다른 구조보다도 단순한 영상 처리 작업에 훨씬 더 효율적이고 적합하다. 많은 영상 처리 작업에 대한 데이터는 화소 병렬 영상 프로세서가 FPGA 회로가 필요로 하는 화소 당 에너지의 1/6 정도이며 DSP가 필요로 하는 에너지의 1/10 이하이고, 마이크로프로세서가 필요로 하는 에너지의 1/100 이하를 필요로 한다는 것을 알 수 있었다.
화소 병렬 영상 처리 시스템은 다음 4가지 주된 구성요소들, 즉 PE 배열, 포맷 변환기, 제어기와 C^++ 프로그래밍으로 구성되어 있으며, MDA 메모리 구조를 사용하여 구현된 포맷 변환기는 비트 직렬 PE 배열과 전통적인 비트 병렬 구성요소간에 효율적인 인터페이스를 제공해 준다. 간단한 하드웨어를 사용하는 제어기 설계는 배열의 속도에 맞는 비율로 PE 배열에 명령을 하고 프로그래밍 구조는 소프트웨어 개발자에게 실제 구현 문제에 대해 초점을 맞출 수 있도록 해주었다.
집적 회로에 사용된 설계 흐름은 Cadence 툴을 사용하였으며, 각 회로의 설계는 스케메틱을 가지고 시작하여 레이아웃 편집기인 OPUS를 사용하여 수행되었다.
각각의 회로 레이아웃이 완성되면 OPUS 포맷 전환 디바이스는 stream format에서 레이아웃 설명을 산출하는데 사용하였고, Cadence 포맷 전환 디바이스는 stream data를 읽고서 레이아웃을 Cadence 설계 Framework II 라이브러리에 통합시키는데 사용하였다. Cadence Virtuoso 레이아웃 편집기는 번역과정의 결과를 마무리하고 연관성 정보를 부가시키는데 사용하였으며, 각각의 회로에 대해 Virtuoso를 가지고 작업을 끝낸 후 스케메틱 다이어그램은 Cadence Composer 스케메틱 편집기를 사용하여 작업하였다. 그런 다음 회로 설계를 검증하기 위하여 Cadence Diva 설계 규칙 검색기, 레이아웃 파라메터 추출과 스케메틱 툴에 대한 레이아웃을 수행하였다. Cadence 아날로그 작업환경은 Meta-Software HSPICE 회로 시뮬레이터에 필요한 추출된 레이아웃으로부터 네트리스트를 추출하는데 이용하였다. 시뮬레이션 결과는 회로의 기능성을 검증하기 위해 트랜지스터의 크기를 조정하는데 사용하였다.
칩 전체의 검증은 가상 메모리 및 임시 파일에 대해 196MB RAM과 2.5GB 디스크공간을 갖춘 SUN Ultra 1 Model 140 workstation 상에서 Diva 툴을 사용하여 실행하였으며 계층 설계는 17시간 툴 체크로 규정하였다.
본 논문에서 개발한 PE 디바이스의 면적은 80㎟ 이하이고 60ns 클록 사이클을 가지고 동작하고 전력은 300mW만을 소비한다. 또한 이러한 시스템을 이용하여 여러가지 영상 처리 동작에 기초한 몇 가지의 테스트 프로그램을 사용하여 여러 가지 영상 처리를 실현하였다. 구현 시스템은 4개의 칩을 사용하였으며 128x128 배열로 구성하였다. 다차원 처리 메모리를 사용하여 구현된 포맷 변환기는 PE 배열과 콘볼루션 비트 병렬 구성 사이에 데이터를 실시간으로 전송한다. 영상처리를 위해 소프트웨어로 구현하였을때는 최대 13프레임이었으나 완성된 포맷 변환기를 이용한 화소 병렬 영상처리 시스템은 최대 85프레임까지 만족스럽게 기능을 수행하며 일반적인 TV 영상의 초당 30프레임을 초과하는 속도로 단순한 영상 처리 작업을 효과적으로 수행하였다.
Typical low-level image processing tasks require thousands of operations per pixel for each input image. Traditional general-purposed computers are not capable of performing such tasks in a real time. Yet important features of traditional computers are not exploited for low-level image processing tasks. The flexibility of sequential processing is of little value, for the identical operations are performed for each pixel. And also, because storage requirements are limited to low-precision integer values per pixel, large hierarchical memory systems are not necessary. The development of alternative architecture is needed for the match between the demands of low-level image processing tasks and the characteristics of conventional computers. The structure of the tasks suggests employing an array of processing elements, one per pixel, sharing instructions issued by a single controller. To build PPIP[pixel parallel image processing hardware for microcomputer systems, the large processing element arrays must be produced at low cost.
The chip proposed in this thesis consists of eight blocks of 512 processing elements and there is a twin cell DRAM with 128 rows and 512 columns in the center of each block. Sense amplifiers are placed at the bottom of the DRAM array and the arrays of 256 logic units are places above and below the DRAM array.
Each chip is needed five supplies. Interface circuits use a 3.3V supply, V_HH, and a ground supply, V_LL. Standard 3.3V parts is used in each level of input and output. Each distinct V_pp, a 3.3V supply, is used for wordline drivers and platelines and V_DD, a 2.5V supply and V_SS, a ground supply are also used for internal circuits.
The results of control path charaterization show that the system efficiently executes typical sequences of array instructions by using 128x128 PE demonstration system. Array characterization results show that integrated processing element devices are fully functional. The result of system performance shows that the system performs typical low-level image processing operations in less than 10ms. The architecture of the pixel-parallel image processor is much better suited to low-level image processing tasks than any alternative architecture. Data for many low-level image processing tasks show that the pixel-parallel image processor requires as little as a sixth of the energy per pixel required by FPGA circuits, less than a tenth of the energy required by a digital signal processor, and less than a hundredth of the energy required by two microprocessors.
The pixel-parallel image processing system comprises four main components : the processing element array, the format converters, the controller, and the C++ programming framework. This format converters are implemented using multidimensional access memory structures. They also provide an efficient interface between the bit-serial processing element array and the conventional bit-parallel components. The controller design, using simple hardware, issues instructions to the processing element array at rates matching the speed of the array. The programming framework allows software developers to focus on implementation issues.
The design flow used for the integrated circuit work is based on Cadence tool. Schematic is excuted for each of circuit design, and the layout is performed with editor OPUS.
After each circuit layout completing, OPUS format conversion device is used to produce a layout description in Stream format. And then a Cadence format conversion device is used to read the Stream data and incorporate the layout into a Cadence Design Framework II library. The Cadence Virtuoso layout editor is used to complete the results of the translation process and to add connectivity information.
After finishing the work with Virtuoso for each circuit, a schematic diagram is yielded with the Cadence Composer schematic editor used. And then the layout about the Cadence Diva design rule, layout parameter extraction, and schematic tool is excuted in order to verify the circuit desing. The Cadence Analog Aritst environment is used to extract a netlist from the extracted layout neccesary for the Meta-Software HSPICE circuits simulator. The simulation results is used to verify circuit functionality and adjust transistor sizes.
Full-chip verification is performed using the Diva tools on a Sun Ultra 1 Model 140 workstation with 196MB RAM and 2.5GB disk space for virtual memory and temporary files. In this thesis, it takes 17 hours in checking the hierachical design rule.
The area of the prototype device is less than 80㎟. Operating with a 60ns clock cycle, the device typically dissipates only 300mW. The full functionality was proven by using the methodical test programs based on typical image processing operations. Also, we realized the whole process from conventional gray image to color image. A demonstration system employs four chips, forming a 128X128 array.
Format converters, implemented using multidimensional access memories, transfer the data between the processing element array and conventional bit-parallel components in real time. When low-level image processing is implemented by software, the transferring rate is maximum to 13 frames, but that of pixel-parallel image processing system using the completed format converter is maximum to 85 frames. The completed system is fully functional and performs typical low-level image processing tasks at speed exceeding 30 frames of traditional TV system per second.
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