고속의 몽고메리 모듈라 멱승기의 구현에 관한 연구 = Study on Implementation of a High-Speed Montgomery Modular Exponentiator
저자
발행사항
광주 : 全南大學校 大學院, 2004
학위논문사항
학위논문(석사)-- 전남대학교 대학원: 전자정보통신공학과 2004. 2
발행연도
2004
작성언어
한국어
주제어
KDC
566.21 판사항(4)
DDC
005.8 판사항(20)
발행국(도시)
광주
형태사항
51p. : 삽도 ; 30cm.
일반주기명
지도교수 : 김영철
참고문헌: p. 47-48
소장기관
최근 몇 년간 전자상거래 등에 필요한 정보 암호화(encryption), 전자서명 및 인증(electronic signature authentication)에 대한 관심과 수요가 급증하고 있다. 공개키 방식 암호 시스템은 이러한 요구를 충족시키는 기본적인 알고리즘을 갖추고 있는데, 이러한 알고리즘은 큰 정수를 기반으로 한 모듈라 연산에 의해 수행되며, 큰 정수 계수(modulus)의 소인수 분해가 매우 어려움에 그 안전성의 근거를 두고 있다. 모듈라 연산은 내부에 곱셈과 나눗셈이 복합되어 있어 계산구조가 복잡하고 워드 사이즈가 크기 때문에 고속 실시간 처리를 위한 하드웨어 모듈의 구현이 어렵다. 그러나, 근래에 들어서는 VLSI설계 기술의 발달과 함께 다양한 연산 알고리즘들이 연구되어 고속 모듈 구현에 대한 연구가 활발해지고 있으며, 하드웨어로 구현했을 경우 키의 안정성 면에서도 소프트웨어보다 월등하다는 장점을 가진다.
본 논문에서는 케리 전파 문제를 해결하고 멱승 연산시 발생하는 지연시간을 최소화하고 처리 속도를 높이기 위해 CPA(Carry Propagation Adder)를 대신하는 CSA(Carry Save Adder)를 사용하는 구조를 갖도록 멱승 연산기를 설계하였으며, VHDL(VHSIC Hardware Description Language)을 사용하여 Synopsys사 Design analyzer로 논리 합성을 수행 하였으며, Mentor Graphics사 Model sim 및 Xilinx사 Design manager를 통한 FPGA 시뮬레이션 하여 그 성능을 검증하였다.
In the last several years, the demand has been increased rapidly for concern about information encrytion and electronic signature authentication. Because we need them in electronic commerce, etc. Public-key cryptography system has a fundamental algorithm which satisfies such demand. Such algorithm is performed by modular operation that is based on big integer. It is based on stability, Because resolution into prime factor about big integer modulus is very difficult. Owing to mixed multiplication and division, modular operation complex structure of calculation. And it is difficult to realize of module because word size is big. But, these days various operation algorithm have done research with development of VLSI design technique. So, research about realization of high-speed module. And, when I realize with hardware, it has a merit that is better than software in stability of key.
This thesis designed power multiplier operation unit has a structure that uses CSA(carry save adder) instead of CPA(carry propagation adder) in order to rise speed of management and to solve the problem of spreaded carry and to reduce the delay to the minimum during power multiplier operation. And I performed logic-synthesis by Design analyser(Synopsys co.) which is used VHDL(VHSIC hardware description language) and did a simulation of FPGA by Model Sim(Mentor graphics co.) and Design manager(Xilinx co.). Then, I verified the performance.
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