전해도금 Sn-Ag계 솔더범프 형성 및 3차원 실리콘 칩 적층 실장 공정 = 3D Si chip stacking process and fabrication of Sn-Ag solder bump using electroplating
저자
발행사항
서울 : 서울시립대학교 대학원, 2009
학위논문사항
학위논문(석사)-- 서울시립대학교 대학원 : 신소재공학과 2009. 2
발행연도
2009
작성언어
한국어
주제어
KDC
530.4
발행국(도시)
서울
형태사항
77 p. ; 26cm
일반주기명
지도교수 :정재필
소장기관
최근의 휴대용 전자제품 발전 경향은 경량화, 고집적화 및 고기능화이다. 이를 달성하기 위해선 전자제품 내 모든 부품의 소형화 및 고집적화가 필수적이라 할 수 있다. 따라서 전자제품 실장분야에서도 이와 같은 요구를 수용하기 위한 새로운 실장법이 필요하게 되었다. 기존의 2차원 실장법이 배열 및 연결기술의 제한으로 고집적화에 적합하지 않은 반면, 최근 활발히 연구되고 있는 3차원 적층실장법의 경우 고집적화 및 신호전달 속도의 증가, 부피감소를 가능하게 하여 차세대 실장법으로 기대되고 있다.
3차원 적층 실장법에서 가장 일반적으로 상용되던 연결법은 와이어 본딩(wire-bonding)이다. 그러나 와이어 본딩법은 칩간 연결을 위한 별도의 단자가 필요한 점, 칩의 연결가능 영역이 제한되는 점 및 연결부의 길이가 길어진다는 점에서 그 한계를 드러내고 있다. 최근 연구되고 있는 TSV(Through Silicon Via) 기술은 Si 웨이퍼 상에 직접 전기적 연결 통로인 관통홀을 형성하는 방법으로 칩간 연결거리를 최단으로 할 수 있으며, 부피의 감소, 연결부 단축에 따른 빠른 신호 전달을 가능하게 한다.
본 연구에서는 TSV를 이용한 3차원 적층공정 전반을 다루었으며 특히, 전해도금을 이용한 Sn 및 Sn-Ag 미세 범프형성 과정에 집중하여 연구를 진행하였다. 첫 번째로 관통홀 형성을 위해 DRIE법을 적용, 직경 40㎛, 깊이 70㎛의 원통형 미세 관통홀을 형성하고 그 위에 기능박막인 절연층 SiO2, 접합층 Ti, 시드층 Au를 형성하였다. SiO2의 형성을 위해 CVD법을 사용하였으며, Ti와 Au층의 형성을 위해 sputtering이 사용되었다. 이후 pulse current의 전해도금을 이용하여 기능박막이 증착된 관통홀을 Cu로 충진하였다. Cu가 충진된 관통홀의 노출부에 Sn과 Sn-Ag 범프가 전해도금으로 형성되었다. Sn 및 Sn-Ag 도금액의 전기화학적 특성을 분석하기 위해 분극곡선 측정이 실시 되었으며, FESEM(Field Emission Scanning Electron Microscope)를 사용한 이미지 분석으로 각 종류 범프의 형상, 높이와 폭을 분석하였다. Sn-Ag범프의 경우, EDS(Energy Dispersive Spectroscopy)를 이용하여 Ag의 함량을 평가하였다. 마지막으로 Sn범프가 형성된 칩을 두 가지 리플로우 방법으로 적층, 연결하였다. 적층된 칩의 외관과 단면을 FESEM을 통하여 관찰하였다.
Now a days, consumer gadgets including cell-phones, PDA(Personal Digital Assistant) and digital camaras are required to have smaller volume, lighter weight and multi functions. According to this trend, needs for a novel method which can accommodate those requirements is increasing in the field of electronics packaging. Compared to conventional two dimensional (2D) packaging methods which arrange and connect chips in a parallel array, three dimensional (3D) stack packaging methods enable chips to be stacked in a vertical way. By stacking chips, the volume of the package can be reduced as well as the chip connection length. Stacking chips also has an advantage in increasing the number of I/O(Input/Output). It has been reported that the chip/filler area ratio in the package is over 2.0 in 3D stack packages compared to that of CSP(Chip Scale Package) which belongs to 2D packagings is only below 0.8. The larger chip/filler area ratio becomes, the greater degree of integration can be achieved.
There are three technologies crucial to realize the 3D stack packaging method; micro-via formation, conductive material plugging and chip to chip connection technology. For via formation, DRIE(Deep Reactive Ion Etching) and Laser drilling are proposed. Since laser drilling requires no masks for via formation, it is beneficial in saving process cost and time However, it is hard to control precise dimensions of via and suppress debris around via openings in laser drilling. Because of intrinsic short comings laser drilling have, DRIE is chosen more often for via formation. For conductive material plugging, Cu is the most popular material. To plug Cu into via, electroplating and electroless-plating were adopted in prior researches. Since the plating speed is larger in electroplating, electroplating is the more popular method to plug via. For chip to chip connection, wire bonding, ACF(Anisotropic conductive film) bonding and reflow are proposed. Wire bonding is the conventional method to connect chip in a vertical array. However, in wire bonding, I/O number is limited because wire bonding is only allowed in marginal areas of chips. It also has an issue of the increased probability of the short circuit, as the number of I/O becomes larger. ACF has a short circuit issue as well. Reflow is expected to be the strongest connecting methode in that it allows multiple joints connected all together in a process.
In this research, the whole process for producing a stack chip module was studied. Each processes and results were analysed in terms of micro structure and its composition. Especially, electro chemical characters, growth behaviors and morphologies of electroplated Sn and Sn-Ag bumps were investigated and on focuses. By the process developed in this research, a stacked chip module has successfully fabricated.
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