이중 루프 SS-LMS 알고리즘을 가진 10-Gbps DFE-수신기 회로 설계 = A 10Gbps DFE-Receiver Circuit with a Dual-Loop SS-LMS Algorithm
저자
발행사항
서울 : 서울시립대학교, 2015
학위논문사항
학위논문(석사)-- 서울시립대학교 일반대학원 : 전자전기컴퓨터공학과 2015. 2
발행연도
2015
작성언어
한국어
KDC
560 판사항(4)
발행국(도시)
서울
형태사항
ⅵ, 66 p. ; : 삽화,도표 ; 26cm.
일반주기명
A 10Gbps DFE-Receiver Circuit with a Dual-Loop SS-LMS Algorithm
지도교수:문용삼
참고문헌 : 59-61 p.
소장기관
USB(Universal Serial Bus) developed as an interface standard for connecting computer peripheral devices has recently used in the wide range of industry such as home electronic appliance, automobile set-top boxes, so the role of USB has gradually spread .
Therefore, the need for high-speed data transmission is growing and following high-speed data transmission standard models such as the USB2.0 USB 3.0, USB3.1 may have been introduced.
In this paper, the RX of USB3.1 PHY are introduced based on the DFE, SS-LMS algorithm and PLL. The half-rate DFE with speculation is used to support 10Gbps data transmission rate. The SS-LMS algorithm is used as the basic concept of the DFE TAP values needed for automatically adaptive. The PLL used a VCO having a dual-delay path to meet the high data rate.
In addition, the structure of the RX USB 3.1 GEN2 PHY layer are optimized by using Verilog HDL behavioral simulations. DFE and CDR, etc. that can be implemented by the Digital elements are implemented through the Verilog HDL results, and other analog block, including the VCO were implemented through the Cadence Composer and HSPICE.
We used the TSMC 65nm CMOS process and the supply voltage is 1.0V. The area is 500μm × 350μm, and reference clock is extracted from the data.
개인용 컴퓨터 주변 장치 연결 위한 인터페이스로 개발된 USB(Universal Serial Bus)는 최근 가전, 자동차, 셋톱박스 등 산업 전반에 걸쳐 사용됨에 따라 그 역할이 점차 확산되고 있다. 이에 따라 고속 데이터 전송에 대한 필요성은 점점 커지고 있으며 USB2.0에 이어 USB 3.0, USB3.1등의 고속 데이터 전송 표준화 모델들이 소개되고 있다.
본 논문에서는 DFE, SS-LMS 알고리즘과 PLL에 기초하여 USB3.1 PHY의 RX를 소개한다. 여기서 DFE은 10Gbps를 지원하기 위하여Speculation이 있는 half-rate DFE가 사용되었다. 이때 SS-LMS 알고리즘은 DFE의 TAP값들이 자동적으로 adaptive되는데 필요한 기본 개념으로 사용되었다. PLL에서는 고속의 데이터 전송율을 만족시키기 위하여 dual-delay path를 가진 VCO를 사용하였다.
또한, behavioral 시뮬레이션을 위해 Verilog HDL을 사용하여 USB 3.1 GEN2 PHY층의 RX구조를 최적화하였다. Digital 요소로 구현 할수 있는 DFE와 CDR등은 Verilog HDL 결과를 통해 구현하고, VCO를 포함한 다른analog block들은 Cadence Composer와 HSPICE를 통해 구현되었다.
TSMC 65nm CMOS 공정을 사용했고, 입력전압은 1.0V 이다. 면적은 500 μm × 350μm 이고, reference clock은 데이터로부터 추출한다.
서지정보 내보내기(Export)
닫기소장기관 정보
닫기권호소장정보
닫기오류접수
닫기오류 접수 확인
닫기음성서비스 신청
닫기음성서비스 신청 확인
닫기이용약관
닫기학술연구정보서비스 이용약관 (2017년 1월 1일 ~ 현재 적용)
학술연구정보서비스(이하 RISS)는 정보주체의 자유와 권리 보호를 위해 「개인정보 보호법」 및 관계 법령이 정한 바를 준수하여, 적법하게 개인정보를 처리하고 안전하게 관리하고 있습니다. 이에 「개인정보 보호법」 제30조에 따라 정보주체에게 개인정보 처리에 관한 절차 및 기준을 안내하고, 이와 관련한 고충을 신속하고 원활하게 처리할 수 있도록 하기 위하여 다음과 같이 개인정보 처리방침을 수립·공개합니다.
주요 개인정보 처리 표시(라벨링)
목 차
3년
또는 회원탈퇴시까지5년
(「전자상거래 등에서의 소비자보호에 관한3년
(「전자상거래 등에서의 소비자보호에 관한2년
이상(개인정보보호위원회 : 개인정보의 안전성 확보조치 기준)개인정보파일의 명칭 | 운영근거 / 처리목적 | 개인정보파일에 기록되는 개인정보의 항목 | 보유기간 | |
---|---|---|---|---|
학술연구정보서비스 이용자 가입정보 파일 | 한국교육학술정보원법 | 필수 | ID, 비밀번호, 성명, 생년월일, 신분(직업구분), 이메일, 소속분야, 웹진메일 수신동의 여부 | 3년 또는 탈퇴시 |
선택 | 소속기관명, 소속도서관명, 학과/부서명, 학번/직원번호, 휴대전화, 주소 |
구분 | 담당자 | 연락처 |
---|---|---|
KERIS 개인정보 보호책임자 | 정보보호본부 김태우 | - 이메일 : lsy@keris.or.kr - 전화번호 : 053-714-0439 - 팩스번호 : 053-714-0195 |
KERIS 개인정보 보호담당자 | 개인정보보호부 이상엽 | |
RISS 개인정보 보호책임자 | 대학학술본부 장금연 | - 이메일 : giltizen@keris.or.kr - 전화번호 : 053-714-0149 - 팩스번호 : 053-714-0194 |
RISS 개인정보 보호담당자 | 학술진흥부 길원진 |
자동로그아웃 안내
닫기인증오류 안내
닫기귀하께서는 휴면계정 전환 후 1년동안 회원정보 수집 및 이용에 대한
재동의를 하지 않으신 관계로 개인정보가 삭제되었습니다.
(참조 : RISS 이용약관 및 개인정보처리방침)
신규회원으로 가입하여 이용 부탁 드리며, 추가 문의는 고객센터로 연락 바랍니다.
- 기존 아이디 재사용 불가
휴면계정 안내
RISS는 [표준개인정보 보호지침]에 따라 2년을 주기로 개인정보 수집·이용에 관하여 (재)동의를 받고 있으며, (재)동의를 하지 않을 경우, 휴면계정으로 전환됩니다.
(※ 휴면계정은 원문이용 및 복사/대출 서비스를 이용할 수 없습니다.)
휴면계정으로 전환된 후 1년간 회원정보 수집·이용에 대한 재동의를 하지 않을 경우, RISS에서 자동탈퇴 및 개인정보가 삭제처리 됩니다.
고객센터 1599-3122
ARS번호+1번(회원가입 및 정보수정)