이중 게이트 절연막을 가지는 실리콘 전계방출 어레이 제작 및 특성

국문 초록 (Abstract)

본 연구에서는 2단계 실리콘 건식식각 공정과 게이트 절연막으로 열산화막과 tetraethylorthosilicate(TEOS) 산화막의 이중막을 사용하고, 스핀-온-그래스 (Spin-on-glass: SOG) 에치백(etch-back) 공정에 의하여 게이트를 제작하는 새로운 방법을 통하여 실리콘 전계방출소자를 제작하고 그 특성을 분석하였다. 게이트 절연막의 누설전류를 감소시키면서 팁과 게이트의 간격을 줄이는 구조인 이중 게이트 절연막을 형성하기 위하여 팁 첨예화 산화 공정후 낮은 점도의 감광막(photo resist)을 시료에 도포한 후, O₂ 플라즈마 에싱(ashing)하는 공정을 채택하였다. 이러한 공정으로 제작된 에미터 팁의 높이와 팁 반경은 각각 1.1 ㎛와 100 Å 정도이었으며, 256개 팁 어레이에서 전계방출의 문턱전압은 40V 이하이었다. 60V의 게이트전압에서 23 μA(즉, 90 nA/팁)의 높은 아노드 전류를 얻을수 있었다. 이때, 게이트 전류는 아노드전류의 약 0.1%이하였다. 개발된 공정기 술로 게이트 개구도 크게 감소시켰을 뿐 아니라, 게이트 누설전류를 현저히 감소시켰다.

다국어 초록 (Multilingual Abstract)

Silicon field emitter arrays (PEAs) have been fabricated by a novel method employing a two-step tip etch and a spin-on-glass (SOG) etch-back process using double layered thermal/tetraethylortho-silicate (TEOS) oxides as a gate dielectric. A partial etching was performed by coating a low viscous photo resist and O₂ plasma ashing in order to form the double layered gate dielectric. A small gate aperture with low gate leakage current was obtained by the novel process. The height and the end radius of the fabricated emitter was about 1.1 ㎛ and less than 100 Å, respectively. The anode emission current from a 256 tips array was turned-on at a gate voltage of 40 V. Also, the gate current was less than 0.1% of the anode current.

목차 (Table of Contents)

• 요약
  
• Abstract
  
• 1. 서론
  
• 2. 소자제작
  
• 3. 결과 및 고찰
  
• 4. 결론
  
• 참고문헌