SoC 플랫폼에서 다층구조 공유버서의 레이턴시 모델과 해석 = A latency model and analysis of multi-layer shared-bus on a SoC platform
저자
발행기관
학술지명
컴퓨터정보통신연구(Journal of the Research Institute for Computer and Information Communication)
권호사항
발행연도
2005
작성언어
Korean
주제어
KDC
566.000
자료형태
학술저널
수록면
85-92(8쪽)
제공처
소장기관
SoC 설계 기술의 발달로 하나의 칩내에 집적되는 시스템이 다양한 기능을 수행함에 따라 높은 버스 대역폭이 요구되고 있으며, 시스템 버스의 성능이 전체 시스템의 성능에 큰 영향을 미치고 있다. 본 논문은 다중 마스터를 갖는 SoC용 플랫폼의 효율적인 버스 자원 관리를 위해 다층 구조를 갖는 공유 버스의 레이턴시 모델을 제안하였다. 시뮬레이션 결과 제안된 버스 시스템 환경에서, 시스템이 단일 전송률 20%와 버스 사용률 50%를 가질 때, 2-layer와 3-layer가 1-layer와 비교하여 각각 약 45%와 약 63%의 레이턴시가 감소하였다. 또한 레이턴시 모델을 통해 버스의 사용량과 전송 방식의 관계를 분석하였다. 끝으로 레이턴시 모델에 버스의 동작 주파수와 데이터의 전송 크기를 대입하여 레이어의 수에 따른 버스 처리량을 구하였다. 구해진 버스 처리량과 MPEG, USB2.0과 같은 IP를 포함하는 SoC플랫폼이 필요로 하는 처리량과의 비교를 통해 IP 수에 적합한 버스 레이어를 정량화하여 특정 SoC플랫폼에 최적인 멀티레이어 구조를 도출하였다.
더보기Nowadays a SoC(system-on-a-chip) requires high bandwidth system bus for performing multiple functions. Performance of the system is affected by bandwidth of the system bus. In this paper, for efficient management of the bus resource on a SoC platform, we present a latency model of the shared bus organized by multiple layers. As the results of simulation, the latency of 2-layer and 3-layer bus architecture are reduced 45% and 63% respectively to compare with a single-layer's under the assumed conditions of the proposed model. We could analysis the relationship between a bus usage and a transfer protocol using the proposed model. Finally we evaluate a throughput of the bus and compared with a needed throughput by SoC platform including IPs such as MPEG or USB 2.0. We can use the results as a criteria to find out an optimal bus organization for the specific SoC design.
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