비대칭 코어를 위한 복잡도 시그널링 기반 HEVC 병렬처리 = Complexity Signaling based HEVC Parallel Processing for Asymmetric Multicore Processor

국문 초록 (Abstract)

본 연구는 현재 널리 보급이 시작되는 4K UHD 영상들과 전력 소모를 줄이는 장점으로 인해 모바일 디바이스에 많이 사용되는 비대칭 멀티코어를 위한 연구이며, 비대칭 멀티코어에서의 디코딩 속도 향상을 위한 새로운 디코딩 기법을 제안하였다. 비대칭 멀티코어에서 타일을 이용한 병렬처리 디코딩을 수행할 때, 제안하는 기법을 통해 각 코어의 성능비와 할당되는 작업량을 비례하게 하여 디코딩 작업의 시간을 줄이는 것이다. 작업량을 비례하게 하기 위해서 각 타일의 복잡도를 판단해야 하는데, 이때 본 연구는 PU의 분할 정도를 이용하여 복잡도를 판단하였다. 이 방식은 다른 복잡도 판단 방법들보다 간단하고 클라이언트의 부담이 적다는 장점이 존재한다. 디코더 측에서는 인코더에서 전송받은 데이터들을 이용하여 회귀분석 작업과 각 코어별 타일 할당 등을 수행하여 전체적인 디코딩 속도 향상이 가능하게 된다.
제안하는 기법을 사용한 테스트를 위해 HEVC표준화가 적용된 인/디코더를 사용하고 모바일 환경에서 테스트를 실시하였다. 또한 실험을 위해 4K UHD 영상과 Full HD 영상을 사용하였으며, 각 영상을 타일로 분할하고 Random Access방식으로 인코딩하여 사용하였다. 실험 결과 약 9~16%의 디코딩 속도 향상을 보였다.

목차 (Table of Contents)

• 1 서 론 1
• 2 관련연구 8
• 2.1 JCT-VC HEVC 비디오 표준 및 타일 8
• 2.2 인코딩/디코딩 복잡도 예측 알고리즘들 9
• 3 비대칭 코어에서의 영상처리 디코딩 시간 개선 11
• 3.1 PU를 이용한 복잡도 예측 13
• 3.2 PU관련 데이터 전송 17
• 3.3 제안하는 코어별 타일 할당 알고리즘 18
• 4 실험환경 구축 및 실험 결과 21
• 5 결 론 35
• 참 고 문 헌 36