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단축 및 펑처링 기반의 가변형 RS 복호기 설계 = Design of a Variable Shortened and Punctured RS Decoder
저자
송문규 ; 공민한 ; 임명섭 ; Song Moon-Kyou ; Kong Min-Han ; Lim Myoung-Seob
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학술지명
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2006
작성언어
Korean
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학술저널
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763-770(8쪽)
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본 논문에서는 소실 복호 기능을 갖는 가변형 Reed-Solomon(RS) 복호기가 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 설계되었다. 복호기의 가변성은 원시 RS(255, 239, 8) 부호와는 다른 RS(124, 108, 8) 부호를 기반으로 단축과 펑처링을 통해 구현된다. 이렇게 하므로써 복호 시간을 단축시켰다. 복호기는 4단계 파이프라인 구조를 갖으며, 파이프라인의 각 단계는 서로 다른 클럭으로 동작할 수 있도록 설계하였다. 따라서 MEA 블록에 고속 클럭을 사용하므로써 복호기의 복잡도 및 복호 지연을 단축할 수 있으며, 버스트 및 연속 모드의 복호를 모두 지원한다. 설계된 복호기는 VHDL로 구현하고 FPGA에 합성하였으며, 3,717개의 로직 셀과 2,048 비트의 메모리가 사용되었다. 설계된 복호기는 최고 33MByte/sec의 데이터를 복호 할 수 있다.
더보기In this paper, a variable Reed-Solomon(RS) decoder with erasure decoding functionality is designed based on the modified Euclid's algorithm(MEA). The variability of the decoder is implemented through shortening and puncturing based on the RS(124, 108, 8) code, other than the primitive RS(255, 239, 8) code. This leads to shortening the decoding latency. The decoder performs 4-step pipelined operation, where each step is designed to be clocked by an independent clock. Thus by using a faster clock for the MEA block, the complexity and the decoding latency can be reduced. It can support both continuous- and burst-mode decoding. It has been designed in VHDL and synthesized in an FPGA chip, consuming 3,717 logic cells and 2,048-bit memories. The maximum decoding throughput is 33 MByte/sec.
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연월일 | 이력구분 | 이력상세 | 등재구분 |
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2015-01-01 | 평가 | 학술지 통합(등재유지) | |
2014-11-07 | 학술지명변경 | 한글명 : 한국통신학회논문지C</br>외국어명 : The Journal of Korean Institute of Communications and Information Sciences C | KCI등재 |
2014-08-08 | 학술지명변경 | 한글명 : 한국통신학회논문지C</br>외국어명 : The Journal of the Korean Institute of Communication Science C | KCI등재 |
2014-08-08 | 학술지명변경 | 한글명 : 한국통신학회논문지C</br>외국어명 : The Journal of the Korean Institute of Communication Science C | KCI등재 |
2003-01-01 | 평가 | 등재학술지 선정(등재후보2차) | KCI등재 |
2001-01-01 | 평가 | 등재후보학술지 선정(신규평가) | KCI후보 |
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