고성능 주문형 반도체 칩 설계를 지원하는 논리 게이트 셀 배치 및 배선 설계 자동화 개발환경 고도화 = Advanced Design Automation Environment for Logic Gate Cell Place-and-Route to Support High-Performance ASIC Chip Design

국문 초록 (Abstract)

본 논문에서는 ASIC 반도체 칩 설계 시 활용할 수 있는 고성능 논리 게이트 셀 배치 및배선 설계 자동화 개발환경 고도화 방안을 제안하였다. 또한 일반적으로 사용되는 3단계의설계 단계를 9단계로 세분화하고, 세분화된 단계를 기반으로 하는 단계별 성능지표 측정기, 디자인 프로세스 모니터를 개발하였고, 이후 파라메터 기반으로 동작하는 설계 툴 별레퍼런스 환경을 구축하고 사전에 정의된 설계 파라메터 파일과의 비교 기능을 제공하는오토체커를 개발하였다. 제안된 설계 자동화 개발환경은 실제 제품 개발에 적용한 결과ASIC 반도체 칩 설계시에 필수로 적용해야 하는 옵션들 사용여부, 세분화된 단계별성능지표를 가시화함으로써 디자인하우스 실무 개발자들의 숙련도에 따른 프로젝트 결과물의QoR 차이를 줄이고, 실수를 미연에 방지하여 개발기간 단축 효과도 얻을 수 있었다.

다국어 초록 (Multilingual Abstract)

This paper presents an advanced design automation methodology to develop high-performance logic gate cell placement and route, which can be used when designing ASIC semiconductor chips. In addition, the three commonly used design stages were subdivided into nine stages, and a step-by-step performance index measurer and design process monitor based on the subdivided nine stages were developed. Then, a reference development environment for each design tool that operates based on parameters was established. And, an auto-checker is also developed, that provides a comparison function with predefined design parameter files. As a result of applying the proposed design automation development environment to actual product development, it is possible to visualize the use of options that must be applied when designing ASIC semiconductor chips and the detailed step-by-step performance indicators to determine the QoR difference in projects depending on the skill level of engineers in the design house. By reducing and preventing mistakes in advance, we were able to achieve the effect of shortening the development period.