고속 RSA 암호 시스템을 위한 시스톨릭 모듈러 곱셈기의 설계 및 구현 = Implementation of Systolic Modular multiplier for High-Speed RSA Cryptosystm

국문 초록 (Abstract)

RSA 암호 시스템은 모듈러 멱승(Modular exponentiation)을 기본 연산으로 사용하고 있고, 이 모듈러 멱승 연산은 모듈러 곱셉(Multiplication) 연산을 반복적인 수행이 요구된다.
본 논문에서는 기존의 Montgomery 멱승 알고리듬을 개선한 고속 RSA 알고리듬을 위한 시스톨릭 모듈러 곱셈기의 설계 및 구현에 관하여 기술한다. 제안된 방법은 고속 덧셈연산을 수행하기 위하여 Hybrid 가산기를 사용하여 부분합 계산시 단지 1번의 덧셈 연산이 필요하도록 하였다. 따라서 2번의 덧셈연산이 요구되는 기존 Montgomery 알고리듬에 비해 제안된 방법은 계산 속도가 빠르며, 하드웨어 면적도 감소된다.
제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, Synopsys^TM 사의 Desing Analyzer를 이용하여 논리합성을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+ PLUS Ⅱ 상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 또한, 하드웨어 면적도 감소함을 확인하였다.

다국어 초록 (Multilingual Abstract)

In this paper, systolic modular multiplier is proposed for high-speed RSA cryptosystm, which is revised conventional Montgomery's modular reduction algorithm.
A n-bit Hybrid adder is considered for performing fast addition operation. Thus, each iteration in our approach requires only one addition operation for two n-bit integers, while that in Montgomery's requires two addition operation for three n-bit integers. The system which is modelled in VHDL(VHSIC Hardware Description Language) is simulated in functionally through the use of Synopsys^TM tools on a Axil-320 workstation, where Altera 10K libraries are used for logic synthesis. For FPGA implementation, timing simulation is also performed through the use of Altera MAX+ PLUS Ⅱ. Implementation results show that the proposed modular multiplier has faster computation speed and less hardware cost compared to conventional approach.

목차 (Table of Contents)

• 요약
• Ⅰ. 서론
• Ⅱ. RSA 암호 시스템
• Ⅲ. Montgomery 알고리듬
• Ⅳ. 고속 모듈러 멱승 알고리듬
• Ⅴ. 고속 시스톨릭 모듈러 곱셈기 설계
• Ⅵ. 결론
• ［참고문헌］
• ABSTRACT