샘플링 오차가 보상되는 고속 동작 CCD 이미지 센서용 Analog Front End의 설계 = Design of Sampling-Skew-Compensated Analog Front End for High Speed CCD Image Sensor
저자
발행사항
서울 : 국민대학교 대학원, 2008
학위논문사항
학위논문(석사)-- 국민대학교 대학원 : 전자공학과 2008. 8
발행연도
2008
작성언어
한국어
주제어
발행국(도시)
서울
형태사항
iv, 55 p. ; 26cm
일반주기명
지도교수 :김대정 민경식
소장기관
In recent years, the market for CCD image sensors has become larger in various applications. High performance commercial imaging systems, such as camcoders, digital still cameras and portable phones, employ the charge-coupled devices (CCD) to convert light to electrical signals. The CCD system needs an analog interface system along with a subsequent image signal processor. The analog signals from the CCD array are vulnerable to the process, voltage and temperature (PVT) variation and operating conditions. Therefore, it is important to employ robust techniques to acquire the output signal from the image sensor.
In this work, a 10-bit 15-MSPS CMOS analog front end (AFE) is integrated together with the image signal processor (ISP) in a SoC for converting the analog output of CCD image sensor to digital data for the following image signal processing.
The proposed AFE consists of a delay-locked loop (DLL), a correlated double sampler (CDS), a variable multiplying D/A converter (V-MDAC) and a multi-stage variable gain amplifier (VGA). Two calibration structures to reduce the optical black level variations are employed in the CDS and the V-MDAC. In addition, a technique to reduce the sampling clock uncertainty occurring at the high input rate near 15MSPS by DLL is incorporated into the CDS.
최근 휴대폰, CCTV, 캠코더 등의 영상 제품의 품질에 대한 사용자의 요구가 높아짐에 따라 Charge Coupled Devices(CCD)기반 제품의 수요가 증가하고 있다. 이에 따라 CCD 이미지 센서에서 출력 된 전기적인 신호와 디지털 신호처리를 해주는 ISP사이에서 적합한 아날로그 처리를 담당하는 Analog Front End (AFE)에 대한 연구가 활발히 진행되고 있다. CCD 이미지 센서용 AFE는 크게 Correlated Double Sampler(CDS)와 Variable Gain Amplifier(VGA), Analog to Digital Converter(ADC)로 구성된다. CCD 이미지 센서의 출력은 제품의 P.V.T variation 뿐만 아니라 제품을 동작시키는 상황에 따라 이미지의 잡음 성분이 크게 변한다. 이러한 잡음 성분을 AFE 내에서 효과적으로 제거하는 것이 이미지의 품질을 좌우하는 중요한 요소이다. 또한 고속 동작의 CCD array의 출력은 reference level과 data level의 구분이 모호하고 그 변화가 크기 때문에 정확한 샘플링 타이밍이 중요하다.
본 논문에서는 CDS와 Variable Multiplying Digital to Analog Converter(V-MDAC)를 통해 2차 에러 제거 구조로 이미지의 품질을 높이는 구조를 제안하였다. 또한 switched capacitor 가변 이득 증폭기의 캐패시터 array에서 발생하는 기생 캐패시터에 둔감한 parasitic-insensitive capacitance split 방식을 사용하여 제안하여 다양한 이득을 얻기 위해 캐패시터 array를 사용함으로써 발생하는 기생 캐패시터로 인한 잘못 된 데이터를 출력하는 것을 parasitic-insensitive capacitance split 방식을 사용하여 그 영향을 제거함으로써 gain monotonicity 특성을 향상시켰다. 또한, butter fly cell을 이용한 간단한 구조의 Delay- Locked Loop(DLL)를 사용하여 샘플링 스큐를 효과적으로 제거하여 고속 동작의 CCD 이미지 센서에도 사용 가능하도록 동작 영역을 넓혔다.
본 논문의 구현은 1.8V 0.18㎛ 1-poly 6-metal n-well 표준 CMOS 공정에 spectre를 사용하여 설계 및 검증하고 칩으로 제작하여 성능을 확인 하였다. 측정결과 전체적으로 10 bit의 해상도를 구현하였고 0~36dB의 이득 범위를 0.035dB의 간격으로 조절할 수 있음을 확인하였다. 또한 DLL을 이용하여 P.V.T 변화에 따른 샘플링 클록의 uncertainty window를 36ps로 줄여 15MHz의 고속 동작에서도 고품질의 이미지를 표현할 수 있었다. 칩의 크기는 2400um X 2300um이며 79mA의 전력을 소비한다.
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