Pulse width modulation을 이용한 디지털 픽셀 센서 = Digital pixel sensor using pulse width modulation

국문 초록 (Abstract)

Dynamic range는 CMOS 이미지 센서의 중요한 요소이다. 현재 사용되는 일반적인 CMOS 이미지 센서는 60～70 dB 정도의 dynamic range를 가지는 한계를 보인다. 과거에는 wide dynamic range CMOS 이미지 센서로서 주로 non-linear response를 가지는 CMOS 이미지 센서 또는 여러 번의 촬영으로 이미지를 구성하는 CMOS 이미지 센서가 사용되어 왔는데 최근에는 시간으로 dynamic range를 제어하는 디지털 픽셀 센서들이 사용되고 있다. 이러한 디지털 픽셀 센서는 integration time이 늘어날수록 dynamic range가 늘어난다는 장점을 가진다.본 논문에서는 0.35㎛ 공정으로 설계된 디지털 픽셀 센서 회로로서 pulse width modulation 기술을 이용하여 최적화된 작은 픽셀 사이즈를 가지고 픽셀 사이즈 대비 빛을 받는 영역인 fill factor가 크며 클락 신호에 동기화되어 동작하는 새로운 구조의 디지털 픽셀 센서 회로를 제안하고 시뮬레이션을 통해 제안한 디지털 픽셀 센서 회로의 성능을 예측하였다.제안한 디지털 픽셀 센서는 포토다이오드, 클락 신호에 동기화되어 동작하는 CMOS 인버터, 래치, 그리고 셀프 리셋을 하기 위한 트랜지스터로 구성된다. 클락 신호에 동기화시키기 위해 VDD 방향에만 PMOS를 추가하였으며 셀프 리셋 동작도 클락 신호에 동기화시키기 위해 PMOS를 추가하였다. 이로 인해 제안된 디지털 픽셀 센서는 최적화된 트랜지스터 개수를 가지며 이는 작은 픽셀 사이즈, 큰 fill factor의 장점을 가지게 한다. 따라서 이미지 센서의 해상도도 올라가게 된다.픽셀이 클락 신호에 동기화되어 동작하도록 설계하여 corner simulation을 통해 제안한 디지털 픽셀 센서의 동작을 확인하여 신뢰성을 검증하였으며 여러 클락 속도를 사용할 경우의 결과 값과 비교를 통해 픽셀 입력 클락 신호의 적절한 속도를 설정하였다. 또한 픽셀 출력 펄스의 pulse width modulation을 위하여 디지털 논리 회로를 구성, 픽셀의 출력 펄스 주파수를 계산한다.제안한 새로운 디지털 픽셀 센서 회로를 HSPICE로 simulation 하여 그 성능을 예측하였다. 3.3V의 supply voltage의 환경에서 simulation한 결과 픽셀 클락 스피드를 6MHz로 동작시켰을 때 sensitivity=2.5mV/ns, SNR=40dB의 결과를 확인하였다. 또한 제안하는 구조는 0.35um 공정에서 22.1um × 22.1um의 면적, 25%의 fill factor로 구현되었다. 따라서 제안한 구조는 작은 픽셀 사이즈, 큰 fill factor를 가지므로 wide dynamic range CMOS 이미지 센서의 디지털 픽셀 센서로서의 가능성을 제시한다.Dynamic range is an important criterion of CMOS image sensors. A conventional CMOS image sensor is limited to 60~70dB of dynamic range. Today, CMOS image sensors using the time-based method are preferred over the non-linear response pixel circuit or the multiple capturing CMOS image sensor for its wide dynamic range. As the integration time of the digital pixel sensor increases, the dynamic range widens.This thesis proposes a pulse width modulation based digital pixel sensor circuit designed for an 0.35um process, occupying less pixel size and having large fill factor and clock synchronization. To estimate the performance of the proposed scheme, circuit simulations are necessary.The proposed digital pixel consists of a photodiode, a CMOS inverter for clock-synchronization, a latch and a transistor for self-reset. PMOS is added to synchronize a pulse generation and a self-reset at the clock signal at VDD direction. Because the proposed digital pixel sensor has a number of transistors to be optimized, it has advantages of smaller pixel size and higher fill factor. Therefore, The resolution of an image sensor rises.The clock synchronization of the proposed digital pixel sensor removes Fixed Pattern Noise. Further the reliability of the proposed digital pixel sensor structure was examined by corner simulations and verified to have characteristics which are set up on simulation results at several clock speeds. The designed pulse width modulation logic circuit calculates a pixel output frequency for pulse width modulation.The proposed digital pixel sensor scheme is simulated using HSPICE. The simulated device characteristics show sensitivity=2.5mV/ns and SNR=40dB at the supply voltage of 3.3V and the clock speed of 6MHz. For the 0.35㎛ process, the implement circuit occupies an area of 22.1um × 22.1um and a fill factor of 25%. These results indicate that the proposed digital pixel sensor scheme is suitable for wide dynamic range CMOS image sensor.