부호확장 기능을 가진 16-bit 병렬 가감산기/누산기의 설계 = Design of 16-bit parallel adder-subtracter/accumulator with sign extension function

국문 초록 (Abstract)

리플 캐리 가산기에서 필요한 합의 출력을 얻는데 필요한 시간은 전가산기의 모든 단을 통하여 캐리의 전파에 요구되는 시간에 의해 제한된다. 본 논문에서는 VHDL을 이용하여 부호확장 기능이 가능한 16-bit 병렬 가감산기/누산기의 설계 및 구현을 기술한다. 고속으로 가산, 감산 그리고 누산을 수행하기 위해서 앞보기 캐리를 가진 가산기(CLA: Carry Look-Ahead Adder)방식을 사용하며, 가산, 감산, 누적 가산의 선택은 2-bit의 모드선택(mode select) 스위치를 이용한다. 제안된 고속 가감산기/누산기는 VHDL을 이용하여 상이레벨에서 설계하였으며, 설계된 회로의 논리 기능은 Synopsys 사의 VHDL Simulator를 이용하여 검증하였다.
논리 합성(logic synthesis)시 Altera 사에서 제공하는 FLEX 8k Library를 이용하였고, Altera MAX+Ⅱ 상에서 Timing Simulation을 수행하여 최대 10MHz의 속도로 동작함을 확인하였다.

다국어 초록 (Multilingual Abstract)

In a ripple-carry adder, the required time for obtaining results of summation depends on carry propagation time through each stage of the adder. This paper describes the design and implementation of 16-bit parallel adder-subtracter/accumulator with sign extension function using VHDL(VHSIC Hardware Description Language). In our approch, CLA(Carry Look-ahead Adder) technique is used for performing addtition, subtraction and accumulation in high speed by the use of two-bit mode selection switches.
The adder is designed in high level using VHDL, and simulated VHDL simulator. The timing simulation is also performed on Altera MAX+Ⅱ system using FLEX 8k libraries. From simulation results, we can see that the adder is operated in speed of maximum 10MHz.

목차 (Table of Contents)

• 요약
• Ⅰ. 서론
• Ⅱ. 16-bit 고속 가감산기/누산기의 구조
• 1. 부호 확장 기능
• 2. 연산 선택 기능
• 3. 레지스터 제어 기능
• 4. 16-비트 가감산 기능
• Ⅲ. 16-bit 고속 가감산기/누산기의 설계
• 1. 부호 확장 블록
• 2. 입 · 출력 레지스터 블록
• 3. MUX 블록
• 4. CLA 가감산기/누산기 블록
• Ⅳ. 시뮬레이션 결과
• Ⅴ. 결론
• 참고문헌
• ABSTRACT