직접묘화방식의 동일평면게이트 트랜지스터 제작의 공정 연구 = The process development for the fabrication of IPG transistor in directly writing method
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2006
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Korean
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학술저널
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31-37(7쪽)
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차세대 집적회로에 사용될 트랜지스터는 그 채널길이가 Nano급의 규모로 축소되어 제작되어야 하는데, 최근 이 Nano 소자는 반도체 내의 2차원적인 전자층을 집속이온빔(FIB) 시스템에 의한 수 십 ㎚의 폭을 갖는 절연선의 직접 묘화 방식으로 Gate, Source 및 Drain 영역이 하나의 평면 위에 정의되는 IPG 방식의 트랜지스터가 다양한 구조로 연구되고 있다. 본 논문에서는 SOI웨이퍼 표면 층에 정의될 IPG 트랜지스터의 패턴설계, 실리콘 표면의 반응성 이온 식각(RIE), Source/Drain 영역의 도전성 채널로 이용될 2차원적인 전자층을 위한 인(P)의 열적 도핑, FIB 시스템에 의한 Ga+이온의 Scan 특성 등 IPG 트랜지스터 제작을 위한 여러 가지 공정을 고찰하였다. IPG 트랜지스터의 형상, 실리콘 두께에 따른 종횡비, 이온 주입량에 따른 특성, 열처리조건 등의 결과를 얻었다.
더보기In this thesis. transistor using in next generation VLSI will be scaled down its channel length of nano level. In directly writing the focus line of a few ten nanometer level by FIB(focussed ion beam) system, it define insulating lines into two-dimensional electronic layer in semiconductor. It is researched and developed that IPG(In-Plane-Gate) transistor written by FIB can be realized on SOI(silicon-on-insulator) wafers in various method. IPG transistors are devices with source, drain and gate laying in one plane. They are separated by writing insulating line into a very thin conducting sheet or a two-dimensional free electron gas, located a few 10㎚ below the surface of SOI(Silicon on Insulator) wafer. In this paper, we studied the development about such the various process as the pattern design of IPG transistor, the RIE of silicon surface, the thermal doping of P for two-dimensional electron gas to form the conducting channel of Source/Drain region on SOI wafer, the scan characteristics of Ga+ ion by FIB system.
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