KCI등재
리프팅 스킴의 2차원 이산 웨이브릿 변환 하드웨어 구현을 위한 고속 프로세서 구조 및 2차원 데이터 스케쥴링 방법 = A Fast Processor Architecture and 2-D Data Scheduling Method to?Implement the Lifting Scheme 2-D Discrete Wavelet Transform
저자
발행기관
학술지명
電子工學會論文誌-SD (Semiconductor and devices)(Journal of the Institute of Electronics Engineers of Korea)
권호사항
발행연도
2005
작성언어
Korean
등재정보
KCI등재
자료형태
학술저널
발행기관 URL
수록면
243-252(10쪽)
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0
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In this paper, we proposed a parallel fast 2-D discrete wavelet transform hardware architecture based on lifting scheme. The proposed architecture improved the 2-D processing speed, and reduced internal memory buffer size. The previous lifting scheme based parallel 2-D wavelet transform architectures were consisted with row direction and column direction modules, which were pair of prediction and update filter module. In 2-D wavelet transform, column direction processing used the row direction results, which were not generated in column direction order but in row direction order, so most hardware architecture need internal buffer memory. The proposed architecture focused on the reducing of the internal memory buffer size and the total calculation time. Reducing the total calculation time, we proposed a 4-way data flow scheduling and memory based parallel hardware architecture. The 4-way data flow scheduling can increase the row direction parallel performance, and reduced the initial latency of starting of the row direction calculation. In this hardware architecture, the internal buffer memory didn't used to store the results of the row direction calculation, while it contained intermediate values of column direction calculation. This method is very effective in column direction processing, because the input data of column direction were not generated in column direction order. The proposed architecture was implemented with VHDL and Altera Stratix device. The implementation results showed overall calculation time reduced from to , and internal buffer memory size reduced by around 50% of previous works.
더보기본 논문에서는 리프팅 스킴의 2차원 고속 웨이블릿 변환에서 2차원 처리 속도를 향상시키고, 내부 메모리 사이즈를 감소 시키는 병렬 처리 하드웨어 구조를 제안한다. 기존의 리프팅 스킴을 이용한 병렬 처리 2차원 웨이블릿 변환 구조는 행 방향의 예측, 보상 연산 모듈과 열 방향의 예측 보상 연산 모듈로 구성 되며, 2차원 웨이블릿에서 열 방향 변환을 위해서는 행 방향의 결과가 나와야 하고, 열 방향 연산을 위한 데이터가 연속적으로 발생하는 것이 아니라 행 방향의 샘플 데이터 수만큼의 시차를 갖고 발생함으로 내부 버퍼를 사용하고 있다. 이에 제안하는 구조에서는 행 방향 연산에 있어서 짝수 행과 홀수 행을 동시에 할 수 있도록 하드웨어 구조와 데이터 흐름을 구성하여 속도를 향상 시키고, 열 방향 연산의 시작 지연 시간을 단축 시켰다. 그리고, 행 방향 처리 결과를 버퍼에 저장하지 않고 열 방향 연산의 입력으로 사용할 수 있도록 열 방향 처리 모듈을 개선하였다. 제안하는 구조는 입력 데이터를 4개의 분할 셋으로 분할하여 기존의 2개의 입력 데이터를 동시에 처리하는 방식에서 4개의 입력 데이터를 동시에 받아 처리 할 수 있도록 데이터의 흐름과 각 모듈의 연산 제어를 구성하였다. 그 결과 행 방향 연산 속도를 향상 시키고, 열 방향 연산 수행의 지연을 줄여 내부 버퍼 메모리를 절반으로 줄일 수 있었다. 제안하는 데이터 흐름과 하드웨어 구조를 이용하여 VHDL을 이용하여 설계한 결과 기존의 의 전체 처리 시간을 로 줄이는 결과를 얻었고, 내부 메모리 역시 기존의 방법에 비해 최대 50%까지 줄이는 결과를 얻을 수 있었다.
더보기분석정보
연월일 | 이력구분 | 이력상세 | 등재구분 |
---|---|---|---|
2014-01-21 | 학회명변경 | 영문명 : The Institute Of Electronics Engineers Of Korea -> The Institute of Electronics and Information Engineers | |
2012-09-01 | 평가 | 학술지 통합(등재유지) | |
2011-01-01 | 평가 | 등재학술지 유지(등재유지) | KCI등재 |
2009-01-01 | 평가 | 등재학술지 유지(등재유지) | KCI등재 |
2007-10-04 | 학술지명변경 | 한글명 : 전자공학회논문지 - SD</br>외국어명 : SemiconductorandDevices | KCI등재 |
2007-01-01 | 평가 | 등재학술지 유지(등재유지) | KCI등재 |
2005-01-01 | 평가 | 등재학술지 유지(등재유지) | KCI등재 |
2002-07-01 | 평가 | 등재학술지 선정(등재후보2차) | KCI등재 |
2000-01-01 | 평가 | 등재후보학술지 선정(신규평가) | KCI후보 |
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