JPEG2000의 병렬 연산에 최적화된 Tier-2 인코더의 하드웨어 구조 = Optimized Hardware Architecture of Tier-2 Encoder for the Parallel Coding of JPEG2000
저자
손현식(Hyeon-Sic Son) ; 배경렬(Kyeong-ryeol Bae) ; 옥승호(Seung-Ho Ok) ; 안진호(Jin-Ho Ahn) ; 문병인(Byungin Moon)
발행기관
학술지명
권호사항
발행연도
2011
작성언어
Korean
주제어
자료형태
학술저널
수록면
317-319(3쪽)
제공처
JPEG2000의 핵심 구성요소 중 하나인 EBCOT는 실제 압축이 이루어지는 tier-1 모듈과 압축된 데이터를 패킷화 하는 tier-2 모듈로 구성된다. JPEG2000의 성능 향상을 위해 tier-1 코딩의 병렬 하드웨어 구조는 많이 제안되어 왔으나 병렬 하드웨어 구조에 최적화된 tier-2의 병렬 하드웨어 구조는 연구가 이루어지지 않고 있다. 본 논문에서 제안하는 tier-2 인코더의 하드웨어 구조는 DWT 과정에 의해 분리된 각각의 해상도(resolution)마다 독립적인 헤더 생성 모듈을 사용함으로써 해상도간 패킷헤더 생성의 병렬처리를 가능하게 하였으며, 이를 통해 JPEG2000의 병렬처리 구조에 최적화 되었다. 제안하는 tier-2 인코더는 XilinX Virtex4 LX60 FPGA 기반의 플랫폼을 통해 검증되었으며 해상도간의 패킷 헤더 생성이 병렬적으로 이루어져 JPEG2000의 고속 병렬처리에 적합함을 알 수 있었다.
더보기EBCOT, one of key modules of JPEG2000, consists of tier-1 coding for compression and tier-2 coding for packetizing. To increase performance of JPEG2000, a lot of parallel hardware architectures of tier-1 are proposed. However, the optimized tier-2 hardware architecture is barely studied to support parallel tier-1 hardware architecture efficiently. The proposed tier-2 hardware architecture performs resolution-level parallel coding using independent header generators for each resolution levels separated by discrete wavelet transform(DWT) and optimized for parallel operation of JPEG2000. The proposed tier-2 encoder was verified through XilinX Virtex4 LX60 FPGA platform and the tier-2 hardware architecture is optimized for high-speed parallel coding of JPEG2000.
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