개선된 직렬승산기 설계에 관한 연구 = A Study on Design of the Improved Bit-Serial Multipler
저자
발행기관
서울산업대학교 산업대학원(Graduate School of Industry And Engineering Seoul National Univ of Technology)
학술지명
大學院論文集(Journal of Graduate School of Industry And Engineering)
권호사항
발행연도
1993
작성언어
Korean
KDC
040.000
자료형태
학술저널
수록면
98-104(7쪽)
제공처
본 논문에서는 쌍대기저상에서 수행되는 Berlekamp의 비트 직렬승산(bit-serial multiplication) 알고리듬을 기초로 하여 개선된 쌍대기저 승산기를 설계한다. 이를 위해 본 논문의 수학적 기반이 되는 유한체상에서의 트레이스(trace) 특성에 대해 고찰하고, 이를 기초로 하여 Berlekamp의 비트직렬승산알고리듬 기술과 개선된 승산알고리듬을 ??상에서 설계한다. 본 승산기는 두 입력 원소에 대해 모두 쌍대기저표현되므로 설계시 기저변환이 필요없다는 이점을 갖는다. 또한 Reed-Solomon(이하RS) 부호의 비트직련부호기에 대응되는 복호기 구성시, 오중생성기를 직렬화시키는 회로를 유한체 ??상의 (31,27) RS 부호에 적용시켜 설계한다.
본 논문에서 제안된 승산기는 RS 부호의 부호기 및 복호기 설계시 직접 적용이 가능하며, 다른 기존의 설계방법에 의한 것보다 훨씬 간단한 하드웨어 장치화가 가능할 것으로 기대된다.
We propose an improved dual basis multiplier based on Berlekamp's bit-serial multiplication algorithm. For implementation of this scheme, the conception of trace and dual basis will be introduced in detail. The proposed multiplier is designed over the finite ??. This multiplier offers advantages for implementation using the same dual basis representation for two input elements. Also, for the decoding of a Reed-Solomon code which is matched to bit-serial Reed-Solomon encoder, the conventional RS syndrome generators will be converted into the bit-serial manner.
The improved bit-serial multiplier discussed here can also be applied to design of the CODEC of Reed-Solomon codes. It is expected from our results that the RS encoder and decoder using the propose multiplication algorithm requires substantially less hardware any other kind of CODEC design.
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