플랙서블 자기조립 다층구조를 실리콘 관통전극 구조에 적용한 연구
저자
발행사항
서울 : 국민대학교 일반대학원, 2017
학위논문사항
학위논문(박사)-- 국민대학교 일반대학원 : 신소재공학과 신소재공학전공 2017. 2
발행연도
2017
작성언어
한국어
DDC
620.11 판사항(23)
발행국(도시)
서울
기타서명
(An) Application of Flexible Layer-by-Layer Multi Structures in Through Silicon Via
형태사항
xi, 90 p. : 삽화 ; 26 cm
일반주기명
지도교수 : 이재갑
참고문헌: p. 80-87
소장기관
반도체 소자의 미세화에 따른 칩성능 향상이 한계에 도달하면서, 기존 제작 방법인 2 Dimensional System on Chip (2D SoC)구조는 소자제작에 한계를 갖게 되었다. 현재 사용되는 2D SoC는 평면에 소자제작이 이루어지는 구조로, 소자제작 공정이 정해져 있어서 제작방법이 간단한 장점이 있으나 고집적도의 소자제작시 선폭의 감소 및 소자간 간격의 미세화 등으로 인한 charge 및 leakage current 발생 등의 문제가 존재한다. 이런 2D 구조에서의 high integration circuit 제작 문제를 해결하기 위한 방법으로서 3차원 관통전극(3D Through Si Via (TSV)) 기술이 현재 연구되고 있다. 이 기술은 Si 기판의 적층을 통한 집적도 증가, 신호지연 감소 및 이종 접합 등의 장점을 가지고 있다. 그러나, 이와 같은 장점에도 불구하고 TSV 적용시 여러 문제들이 있다.
특히TSV 형성시 실리콘 웨이퍼 상에 via 형성 방법으로 주로 DRIE (Deep Reactive Ion Etching)법이 사용되고 있다. 주된 공정은 표면에 관통홀 제작을 위한 하부의 패터닝 후, Si 반응가스 주입 후 플라즈마 Etching 및 방지층 형성, 하부 etching 부의 재 노출 사이클이 반복 진행되는 Bosch 공정을 통해서 via 깊이를 조절하는데, 진행시 via 내부 벽면에 공정의 반복에 의한 거친 벽면인 scallop이 형성된다. 이 scallop의 거친 morphology 로 인해서 Cu barrier / seed 층 형성시 연속적인 박막 형성에 영향을 주며, 누설전류가 증가하거나 후속 열처리 등을 통한 온도상승 시 Cu와 Si 사이의 열팽창에 의한 crack 발생 등의 문제가 발생하게 된다.
이런 문제를 해결하고자 본 연구에서는 자기조립층을 이용한 플랙서블 다층구조 삽입을 통한 소자제작 연구를 통해 문제를 해결하였다. 자기조립 층상조립법을 이용한 TSV 구조의 thermal stress 감소효과 연구에서는, TSV 제작시 발생하는 scallop 거칠기 문제를 해결을 위해 via 벽면을 평탄하게 만들며, barrier 특성을 갖는 Layer-by-Layer (LbL) flexible barrier 증착을 통해 문제를 해결하였다. LbL 층은 PAH (polyallylamine hydrochloride) 및 PSS (polystyrene sulfonate)를 이용하여 적층으로 형성시키며, 플랙서블 막의 형성을 통해 Stress 발생을 억제하였다. 또한 패턴 내 CVD Cu seed 형성 및 미세 via 패턴 내 LbL 증착 조건을 확보하였으며, 이를 통해 큰 패턴에서의 LbL barrier / Cu seed layer 처리 결과를 확인하였다.
큰 종횡비 (high aspect ratio)를 갖는 via 패턴에서의 PAH/PSS를 이용한 플랙서블층 형성을 통해 두께 증가시 scallop 표면의 거친 표면의 거칠기가 감소하였으며, scallop edge 부의 열팽창시 일어나는 stress 집중 막아 줄 수 있다. 또한 플랙서블 소자 제작시 관계되는 기판의 효과와 전체적인 소자제작 적용을 위해 자기조립 층상조립층을 이용한 adhesion 개선과 특성 개선을 연구하였다.
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