ETRI 0.5μm 공정을 이용한 PLL 설계 및 분석
저자
박도원(Dowon Park) ; 문휘수(Hwisu Moon) ; 박윤진(Yunjin Park) ; 안희균(Heegyun Ahn) ; 이주형(Juhyeong Lee) ; 정성윤(Seongyun Jeong) ; 심재훈(Jae Hoon Shim)
발행기관
학술지명
권호사항
발행연도
2024
작성언어
Korean
KDC
569
자료형태
학술저널
수록면
1014-1018(5쪽)
제공처
본 논문에서는 내 칩 (MyChip) 제작 서비스를 통해 ETRI 0.5um CMOS 공정으로 구현한 PLL을 소개한다. PLL은 88MHz의 출력 주파수, 100kHz의 대역폭, 그리고 50us의 Locking time을 갖도록 설계되었다. ETRI 0.5um 공정을 이용하여 PLL을 설계할 때 고려할 점에 대해 논의하며, Post-layout Simulation 결과를 제시한다. 측정 결과는 학회에서 발표할 수 있을 것으로 예상된다.
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