Flash NAND Device Contact 형성을 위한 역선택비 다막질 CMP 와 Co CMP 후 표면에 관한 연구
저자
발행사항
서울 : 서울대학교 대학원, 2020
학위논문사항
학위논문(박사)-- 서울대학교 대학원 : 화학생물공학부 2020. 8
발행연도
2020
작성언어
한국어
주제어
DDC
660.6 판사항(22)
발행국(도시)
서울
기타서명
Study on the reverse selective CMP on silicon based materials and post CMP Co surface for the contact formation in next generation Flash NAND Device
형태사항
xiv, 166장 : 삽화, 표 ; 26 cm
일반주기명
참고문헌 수록
UCI식별코드
I804:11032-000000161413
소장기관
Nand flash memory device는 pattern shrinkage의 어려움을 해결하기 위해 extreme ultraviolet lithography와 quadruple pattern 기술과 같은 고비용 기술이 도입되면서 생산 단가가 상승하였고, pattern간 전기적 간섭이 증가하면서 device 성능을 유지 또는 upgrade 하는데 어려움이 생겼다. 이를 해결하기 위해 기존 word line이 수평으로 배열된 planar 구조에서 수직으로 배열된 vertical nand flash memory의 개발 및 상용화가 되고 있다. Vertical nand flash memory의 저장 용량을 증가시키기 위해서는 word line 층을 지속적으로 100단 이상까지 늘리고 있으며, 이로 인해 채널 홀 etch 시에 상부 etch 마스크의 oxide와의 선택비 상향을 위해서 Si3N4 막으로 변경됐으며, 채널 홀을 poly-si로 채운 이후에 CMP로 poly-si와 Si3N4 막을 동시에 연마하면서 SiO2 막에서 연마를 멈출 수 있는 CMP 개발이 요구되었다. 본 연구에서는 CMP 개발을 위해서 abrasive particle의 표면 개질과 additive 연구를 통해 poly-si, Si3N4, SiO2 막의 removal rate을 각가 조절하는 방법과 pattern에서 2가지 이상의 막질이 노출되어 연마할 때, 각 막의 연마 특성에는 영향을 미치지 않으면서 pattern에서 발생하는 side effect인 erosion, dishing, edge over erosion (EOE)을 억제할 수 있는 방법에 대해서 연구하였다. 본 연구에서 가장 효과적으로 removal rate과 pattern에서의 특성 조절을 할 수 있는 방법은 cocoon type silica abrasive의 표면을 염과의 수화 반응을 통해 표면의 zeta-potential이 pH 1~12에서 negative charge를 띄게끔 조절하였으며, 특히 pH<2 에서 SiO2 표면이 negative charge, Si3N4표면을 positive charge로 조절하여 additive없이 SiO2와 Si3N4의 선택비를 30:1 이상으로 만들어 주었다. Pattern에서 EOE 발생을 제어하기 위해서는 pattern density가 급격하게 변하는 영역의 poly-silicon high density 영역에서 강한 소수성을 띄는 비이온성 계면 활성제를 사용하여 pattern 을 보호할 수 있게끔 하였으며, poly-si의 연마 속도 대비 표면에 흡착하는 속도를 빠르게 할 수 있도록 분자량을 조절하여 2가지 계면 활성제를 사용해야하는 것을 알 수 있었다. 본 연구를 통해 SiO2, Si3N4, poly-si 막의 removal rate을 조절하여 pattern 특성을 달성하기 위해서 slurry 조성을 pH 1.5, cocoon type의 45nm 크기의 silica abrasive, 분자량 차이가 있는 2가지의 비이온성 계면 활성제로 구성된 slurry를 개발하여 3D vertical nand flash에 적용했으며, pattern에서 poly-seam 생성 없이 기존 공정인 dry etch를 통한 node 분리 공정 대비 개선된 in-wafer, in-chip 산포를 확보할 수 있었다.
반도체 device 성능 향상을 위해서는 active와 배선, 배선과 배선을 연결하는 컨택의 저항을 낮춰야만 한다. 특히, pattern shrinkage에 의한 컨택의 상부 크기가 줄어들면서 비저항이 낮은 물질의 개발과 적용이 필요하게 되었으며, 본 연구에서는 텅스텐 (W)을 대체할 수 있는 코발트 (Co) CMP후 particle을 제어하기 위한 코발트 표면 산화 특성과 세정 공정에서 사용되는 착화제의 효과에 대해서 분석하고자 하였다. 코발트 산화막은 코발트 (II), 코발트 (III), 코발트 (II, III)의 형태로 존재하며, 착화제에 따라 산화 경향은 조절 가능함을 알 수 있었다. 코발트의 산화막 형태에 따라서 CMP후 파티클 (abrasive와 debris)의 흡착 정도가 변하였으며 산화막을 제어함으로써 연마과정에서의 흡착뿐만이 아니라 흡착된 파티클 또한 제거 용이한 코발트 산화막으로 제어할 수 있음을 확인하였다.
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