비동기식 적응형 파이프라인 구조 설계 = Design of an asychronous adaptive pipeline architecture
저자
이승숙 (충북대학교 정보통신공학과) ; 이제훈 (충북대학교 정보통신공학과) ; 조경록 (충북대학교 정보통신공학과)
발행기관
학술지명
컴퓨터정보통신연구(Journal of the Research Institute for Computer and Information Communication)
권호사항
발행연도
2006
작성언어
Korean
주제어
KDC
566.000
자료형태
학술저널
수록면
61-66(6쪽)
제공처
소장기관
본 논문은 비동기식 프로세서에서 동작 상황에 따라 파이프라인 구조가 변경 가능하고 명령어 종류에 따라 병렬처리를 지원하는 적응형 파이프라인 구조를 제안하였다. 제안된 구조는 스테이지 스키핑(stage-skipping)과 스테이지 통합(stage-combining) 기법을 지원한다. 이 기법들은 명령어 종류에 따라 서로 다른 데이터패스를 사용하는 명령어들을 병렬로 처리하여 머신 사이클을 단축시켜 프로세서의 동작 속도를 증가시킨다. 본 논문에서는 제안된 파이프라인 구조를 적용한 ARM 명령어 호환 프로세서를 설계하였다. SPEC2000 벤치마크를 사용하여 성능을 평가한 결과, 타겟 프로세서는 평균 365 MIPS의 속도로 동작하여 영국 맨체스터 대학에서 개발한 비동기 프로세서인 AMULET3i에 비해 2.3배 높은 성능을 보였다.
더보기This paper presented an adaptive pipeline architecture for a high-performance and low-power asynchronous processor. The proposed pipeline architecture employs a stage-skipping and a stage-combining scheme. By using these schemes, the proposed pipeline architecture can reduce the processing time and power consumption. Also, the proposed architecture supports multi-processing in the EX stage that executes parallel 4 instructions. We designed an asynchronous ARM processor to prove the efficiency of the proposed pipeline architecture. We used SPEC2000 benchmark programs for evaluating the performance of the target processor. As a result, the proposed architecture showed about 2.3 times higher speed than the asynchronous counterpart, AMULET3i.
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