캐싱 알고리즘 동작 확인용 시뮬레이터 설계 및 구현 = Design and Implementation of a Simulator for Verifying Caching Algorithm
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발행연도
1999
작성언어
Korean
KDC
008.000
자료형태
학술저널
수록면
43-58(16쪽)
제공처
멀티프로세서 시스템을 설계할 경우에는 공유 메모리 구조와 메시지 전달방법이라고 하는 두 가지의 패러다임을 바탕으로 하게 된다. 데이터 분할과 동적 부하 분산 문제를 단순화시킬 수 있으며 확장성을 용이하게 지원하는 장점을 가지고 있는 공유메모리 구조의 멀티프로세서 시스템에서 각 프로세서가 자신의 전용 캐시를 가지는 경우에는 메인 메모리와 이러한 전용 캐시내에 존재하는 데이터 사본간에 일관성 문제가 발생한다. 본 논문에서는 일관성 유지를 위해 제안되어 있는 여러 알고리즘 중 처리 노드와 고대역 저지연 인터커백션 네트워크로 구성되는 공유메모리 구조의 멀티프로세서 프로토타입인 DASH 프로토콜을 지원하기 위한 전용 버스 시스템을 완전 개방형인 IEEE Futurebus+ 스탠다드에 준하여 설계한 다음, 이 시스템이 DASH 프로토콜을 지원하며 캐시의 일관성을 유지하기 위해 필요한 각종 행동과 기존의 범용 버스 시스템이 수행하는 행동의 병렬 처리를 지원한다는 점을 전용 시뮬레이터를 통하여 증명한다.
The design of a multi-processor system is based on one of the two approaches: a message-passing mechanism, and a shared-memory architecture[1]. The latter alternative gains an advantage over the former in that it can eliminate problems from the data partitioning and simplify dynamic load balancing so that a system adopting the architecture may be scaled with ease. On the other hand, if a certain shared-memory multiprocessor is allowed to have its own private cache memories, a problem how to keep the consistency between a block in main memory and the copy of the block in a cache shall arise[2][4].
This paper designs and implements a dedicated bus system supporting the DASH protocol, a prototype of a shared-memory multiprocessor consisting of processing nodes and high-bandwidth low-latency interconnection networks, in accordance with the completely open IEEE Futurebus+ Standards. The effectiveness and appropriateness of the bus system are verified through a simulation applied to the DASH protocol. In conclusion, the parallel processing of activities related to cache coherency and those related to existing common bus systems surpass the hardware redundancy induced by the dedicated bus system in performance.
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