KCI등재
코어와 L2 캐쉬의 수직적 배치 관계에 따른 3차원 멀티코어 프로세서의 온도 분석 = Analysis on the Temperature of 3D Multi-core Processors according to Vertical Placement of Core and L2 Cache
저자
손동오(Dong-Oh Son) ; 안진우(Jin-Woo Ahn) ; 박재형(Jae-Hyung Park) ; 김종면(Jong-Myon Kim) ; 김철홍(Cheol-Hong Kim)
발행기관
학술지명
韓國컴퓨터情報學會論文誌(Journal of the Korea society of computer and information)
권호사항
발행연도
2011
작성언어
Korean
주제어
등재정보
KCI등재
자료형태
학술저널
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1-10(10쪽)
KCI 피인용횟수
2
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제공처
멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.
더보기In designing multi-core processors, interconnection delay is one of the major constraints in performance improvement. To solve this problem, the 3-dimensional integration technology has been adopted in designing multi-core processors. The 3D multi-core architecture can reduce the physical wire length by stacking cores vertically, leading to reduced interconnection delay and reduced power consumption. However, the power density of 3D multi-core architecture is increased significantly compared to the traditional 2D multi-core architecture, resulting in the increased temperature of the processor. In this paper, the floorplan methods which change the forms of vertical placement of the core and the level-2 cache are analyzed to solve the thermal problems in 3D multi-core processors. According to the experimental results, it is an effective way to reduce the temperature in the processor that the core and the level-2 cache are stacked adjacently. Compared to the floorplan where cores are stacked adjacently to each other, the floorplan where the core is stacked adjacently to the level-2 cache can reduce the temperature by 22% in the case of 4-layers, and by 13% in the case of 2-layers.
더보기분석정보
연월일 | 이력구분 | 이력상세 | 등재구분 |
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2026 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2020-01-01 | 평가 | 등재학술지 유지 (재인증) | KCI등재 |
2017-01-01 | 평가 | 등재학술지 유지 (계속평가) | KCI등재 |
2013-01-01 | 평가 | 등재학술지 유지 (등재유지) | KCI등재 |
2010-01-01 | 평가 | 등재학술지 유지 (등재유지) | KCI등재 |
2007-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | KCI등재 |
2006-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | KCI후보 |
2004-07-01 | 평가 | 등재후보학술지 선정 (신규평가) | KCI후보 |
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.44 | 0.44 | 0.44 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.43 | 0.38 | 0.58 | 0.15 |
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