Folding-Interpolation 기법을 이용한 1.8V 6-bit 1GS/s 60㎽ 0.27㎟ CMOS A/D 변환기의 설계 = Design of an 1.8V 6-bit 1GS/s 60㎽ CMOS A/D Converter Using Folding-Interpolation Technique
저자
정민호(Min-Ho Jung) ; 문준호(Jun-Ho Moon) ; 황상훈(Sang-Hoon Hwang) ; 송민규(Min-Kyu Song)
발행기관
학술지명
電子工學會論文誌-SD (Semiconductor and devices)(Journal of the Institute of Electronics Engineers of Korea)
권호사항
발행연도
2007
작성언어
Korean
주제어
등재정보
구)KCI등재(통합)
자료형태
학술저널
발행기관 URL
수록면
74-81(8쪽)
제공처
소장기관
본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500㎒의 ERBW를 가지며, 이때의 전력소모는 60㎽ 이였다. 측정결과 INL은±0.5 LSB , DNL은 ±0.7 LSB 이내의 정적 특성을 보였으며, Fin=100㎒ 의 샘플링 300㎒에서 SNR=34.1㏈ 의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 0.27㎟ 이다.
더보기In this paper, CMOS analog-to-digital converter (ADC) with a 6-bit 1GSPS at 1.8V is described. The architecture of the proposed ADC is based on a folding type ADC using resistive interpolation technique for low power consumption. To reduce the power consumption, a folder reduction technique to decrease the number of folding blocks (NFB) by half of the conventional ones is proposed. Further, a novel layout technique is introduced for compact area. With the clock speed of 1GSPS, the ADC achieves an effective resolution bandwidth (ERBW) of 500㎒, while consuming only 60㎽ of power. The measured INL and DNL were within ±0.5 LSB, ±0.7 LSB, respectively. The mesured SNR was 34.1㏈, when the Fin=100㎒ at Fs=300㎒. The active chip occupies an area of 0.27㎟ in 0.18um CMOS technology.
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