KCI등재
최적의 측정값 구간의 길이를 갖는 최소 공분산 유한 임펄스 응답 필터 기반 디지털 위상 고정 루프 설계 = A Digital Phase-locked Loop design based on Minimum Variance Finite Impulse Response Filter with Optimal Horizon Size
저자
유성현(Sung-Hyun You) ; 배동성(Dong-Sung Pae) ; 최현덕(Hyun-Duck Choi) 연구자관계분석
발행기관
학술지명
한국전자통신학회 논문지(The Journal of The Korea Institute of Electronic Communication Sciences)
권호사항
발행연도
2021
작성언어
-주제어
KDC
567
등재정보
KCI등재
자료형태
학술저널
수록면
591-597(7쪽)
KCI 피인용횟수
0
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제공처
디지털 위상 고정 루프는 위상 동기화를 위해 사용되는 회로로 일반적으로 통신, 회로분야 등 다양한 분야에서 사용된다. 디지털 위상 고정 루프를 설계 시 상태추정기를 사용하는 경우 보통 칼만 필터와 같은 무한 임펄스 응답 상태추정기를 활용해왔다. 일반적으로 무한 임펄스 응답 상태추정기 기반 디지털 위상 고정 루프의 성능은 우수하지만, 초기값의 부정확, 모델 오차, 외란 등의 예상하지 못하는 상황에서 급격한 성능저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 설계 하기 위해 최적의 측정값 구간 길이를 갖는 최소 공분산 유한 임펄스 응답 필터를 제안한다. 제안된 유한 임펄스 응답 필터의 중요 파라미터인 측정값 구간 길이를 구하기 위해 수치적 방법을 소개하며, 필터의 이득을 얻기 위해 비용함수로 오차의 공분산 행렬을 설정하고, 이를 최소화 하기 위하여 선형 행렬 부등식을 사용하였다. 제안된 디지털 위상 동기 루프의 우수성과 강인성을 검증하기 위해 노이즈 정보가 부정확한 상황에서 기존 방법과의 비교 및 분석을 위한 시뮬레이션을 수행하였다.
더보기The digital phase-locked loops(DPLL) is a circuit used for phase synchronization and has been generally used in various fields such as communication and circuit fields. State estimators are used to design digital phase-locked loops, and infinite impulse response state estimators such as the well-known Kalman filter have been used. In general, the performance of the infinite impulse response state estimator-based digital phase-locked loop is excellent, but a sudden performance degradation may occur in unexpected situations such as inaccuracy of initial value, model error, and disturbance. In this paper, we propose a minimum variance finite impulse response filter with optimal horizon for designing a new digital phase-locked loop. A numerical method is introduced to obtain the measured value interval length, which is an important parameter of the proposed finite impulse response filter, and to obtain a gain, the covariance matrix of the error is set as a cost function, and a linear matrix inequality is used to minimize it. In order to verify the superiority and robustness of the proposed digital phase-locked loop, a simulation was performed for comparison and analysis with the existing method in a situation where noise information was inaccurate.
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연월일 | 이력구분 | 이력상세 | 등재구분 |
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2026 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2020-01-01 | 평가 | 등재학술지 유지 (재인증) | KCI등재 |
2017-01-01 | 평가 | 등재학술지 선정 (계속평가) | KCI등재 |
2016-01-01 | 평가 | 등재후보학술지 유지 (계속평가) | KCI후보 |
2015-01-01 | 평가 | 등재후보학술지 유지 (계속평가) | KCI후보 |
2013-01-01 | 평가 | 등재후보 1차 FAIL (등재후보1차) | KCI후보 |
2012-01-01 | 평가 | 등재후보학술지 유지 (기타) | KCI후보 |
2011-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | KCI후보 |
2009-01-01 | 평가 | 등재후보학술지 선정 (신규평가) | KCI후보 |
2007-08-27 | 학회명변경 | 한글명 : 학국전자통신학회 -> 한국전자통신학회영문명 : The Korea Insitute of Electronic Communication Sciences -> The Korea Institute of Electronic Communication Sciences |
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.89 | 0.89 | 0.79 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.77 | 0.76 | 0.698 | 0.27 |
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