960㎒ Quadrature LC VCO를 이용한 CMOS PLL 주파수 합성기 설계 = Design of a 960㎒ CMOS PLL Frequency Synthesizer with Quadrature LC VCO
저자
발행기관
학술지명
電子工學會論文誌-SD (Semiconductor and devices)(Journal of the Institute of Electronics Engineers of Korea)
권호사항
발행연도
2009
작성언어
Korean
주제어
KDC
569
등재정보
구)KCI등재(통합)
자료형태
학술저널
발행기관 URL
수록면
61-67(7쪽)
제공처
소장기관
본 논문에서는 0.25-㎛ 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13㏈m이고, 위상 잡음은 100㎑ offset 주파수에서 -91.33㏈c/㎐ 이었으며, 동작 주파수영역은 최소 930㎒에서 최대 970㎒이고 고착시간은 약 600㎲이다.
더보기This paper reports an Integer-N phase locked loop (PLL) frequency synthesizer which was implemented in a 250㎚ standard digital CMOS process for a UHF RFID wireless communication system. The main blocks of PLL have been designed including voltage controlled oscillator, phase frequency detector, and charge pump. The LC VCO has been used for a better noise property and low-power design. The source and drain juntions of PMOS transistors are used as the varactor diodes. The ADF4111 of Analog Device has been used for the external pre-scaler and N-divider to divide VCO frequency and a third order RC filter is designed for the loop filter. The measured results show that the RF output power is -13㏈m with 50Ω load, the phase noise is -91.33㏈c/㎐ at 100㎑ offset frequency, and the maximum lock-in time is less than 600us from 930㎒ to 970㎒.
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