KCI등재
캐시 지역성을 이용한 캐시 메모리 시스템 설계 = Using Cache Locality for Cache Memory System Design
저자
발행기관
학술지명
아시아태평양융합연구교류논문지(Asia-pacific Journal or Convergent Recearch Interchange)
권호사항
발행연도
2023
작성언어
Korean
주제어
등재정보
KCI등재
자료형태
학술저널
수록면
41-50(10쪽)
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본 논문의 목적은 두 개의 집약성을 사용하는 고성능 프로세서에 적합한 저전력 캐시 모리 구조를 제안하는 것이다. 제안된 캐시 메모리 시스템은 시간 지역성을 위한 작은 블록 크기를 갖는 직접 사상 매핑 버퍼와 공간적 지역성을 위한 블록 크기를 갖는 2-웨이 집합 연관 사상 캐시의 이중 구조를 갖는다. 요청된 데이터가 없다면, 데이터는 주캐시 메모리인 2웨이 집합 연관 사상 캐시에 저장된다. 이때 주 캐시 메모리에 데이터가 존재한다면, 시간 지역성을 위한 직접 사상 버퍼는 2 웨이 집합 연관 사상 캐시에서 추출된 작은 블록들중 참조가 되어진 블록들만 저장하게 된다. 또한2-웨이 집합 연관 사상 캐시의 저전력 소비를 위해 웨이를 선택적으로 접근할 수 있는 ‘웨이 선택 테이블’ (Way Select Table)을 제안하였다. 제안된 ‘웨이 선택 테이블’은 2개의 상태비트를 가진다. LSB(Least Significant Bit)는 가장 최근에 접근한 웨이의 최하위 태그 비트를 나타내며, BXO(Buffer-XOR)은 각 웨이의 최하위 태그 비트의 XOR 연산값을 의미한다. 따라서 제안된 LSB와 BXOR의 값에 의해 2웨이 집합 연관 사상 캐시의 선택적 웨이 접근이 발생하게 된다. 만약 모든 웨이의 접근이 가능하다면, 2웨이 집합 연관 사상 캐시는 LRU에 의해 순차적인 접근이 발생하게 된다.
시뮬레이션 결과에 따르면, 제안하는 캐시 메모리 구조는 비슷한 캐시(직접 매핑 캐시, 2way/4way set-associative 캐시, Victim 캐시)에 비해 에너지*지연 제품 성능을 약 17%, 27%, 56%, 70% 향상시킬 수 있습니다. ).
The purpose of this paper is to propose a low-power cache memory structure suitable for high-performance processors using two localities. The proposed cache memory system has a dual structure of a direct mapped buffer with a small block size for temporal locality and a 2-Way Set Associative cache with a block size for spatial locality . If the requested data is not found, the data is trored in the main cache memory, the 2-way set associative cache. At this time, if there is data in the main cache memory, the data of the dirct mapping buffer for temporal lo-cality is sotred only the referenced blocks among the small blocks extracted from the 2-way set associative cache. In addition, we proposed a ‘Way Selection Table’ (WST) that can selec-tively access ways for low power consumption of a 2-way set associative mapping cache. The proposed WST has two status bits. LSB indicates the least significant tag bit of the most recent-ly accessed way, and BXOR means the XOR operation value of the least significant tag bit of each way. So, selective way access of the 2-way set associative cache occurs by the proposed LSB and BXOR values. If all way of access are possible, the 2-way set associative cache is sequentially accessed by LRU operation. According to simulation results, the proposed cache memory structure can improve energy*delay product performance by about 17%, 27%, 56%, and 70% compared to comparable caches(direct mapped cache, 2way/4way set-associative cache, Victim cache).
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