불완전명세 상태천이그래프상에서 미정의상태를 이용한 동기순차회로의 테스트용이화 합성 = Synthesis for Testability of Synchronous Sequential Circuits Using Undefined States on Incompletely-Specified State Transition Graph
저자
최호용 ; 김수현 ; Choi, Ho-Yong ; Kim, Soo-Hyun
발행기관
학술지명
電子工學會論文誌-SD (Semiconductor and devices)(Journal of the Institute of Electronics Engineers of Korea)
권호사항
발행연도
2005
작성언어
Korean
주제어
등재정보
구)KCI등재(통합)
자료형태
학술저널
발행기관 URL
수록면
47-54(8쪽)
제공처
소장기관
본 논문에서는 불완전명세(incompletely-specified)를 가진 상태전이그래프(state transition graph: STG)상에서 리던던트 고장(redundant faults)수를 줄여 테스트를 용이하게 하기 위한 새로운 동기 순차회로의 합성방법을 제안한다. 이 STG 합성법에는 1) 구별전이(distinguishable transition)을 이용하여 무정의상태(undefined states)와 불완전명세된 입력전이를 추가하고, 2) 가능한 한 강연결(strongly-connected)이 되도록 하는 방법을 사용한다. 제안된 방법을 이용하여 MCNC 벤치마크 회로에 대해 실험한 결과, 대부분의 회로에 대해 무해 고장의 수가 현격히 줄어들어 높은 고장검출을 얻었다.
더보기In this paper, a new synthesis method for testability of synchronous sequential circuits is suggested on an incompletely-specified state transition graph (STG) by reducing the number of redundant faults. In the suggested synthesis method, 1) a given STG is modified by adding undefined states and unspecified input transitions using distinguishable transition, 2) the STG is modified to be strongly-connected as much as possible. Experimental results with MCNC benchmark show that the number of redundant faults of gate-level circuits synthesized by our modified STGs are reduced, and much higher fault coverage is obtained.
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