KCI등재
메모리 계층 구조를 사용한 타일 기반 레스터라이져 설계 = A Design of a Tile Based Rasterizer Using Memory Hierarchy Structure
저자
김도현 (텔레칩스) ; 곽재창 (서경대학교) ; Kim, Do Hyun ; Kwak, Jae Chang
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학술지명
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발행연도
2015
작성언어
Korean
주제어
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KCI등재
자료형태
학술저널
수록면
590-595(6쪽)
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This paper proposes a design of efficient hierarchy structure in the tile based rasterizer. The proposed hierarchy structure avoids unnecessary calls of low level tile at which a calculation is not required. A low level tile is classified into three categories based on its maximum, minimum position, and inside outside test. The necessity of calculations on the corresponding low level tile can be determined by its classification. The overall amount of computations for graphic processing can be reduced by not calling for the low level tile with no calculation. The proposed hierarchy structure can reduce an execution time of graphic processing. It shows higher efficiency with the more vertex density of formulating 3D model.
더보기본 논문은 타일 기반 레스터라이져에서 연산이 필요하지 않은 하위 계층에 대한 호출을 막아 연산의 효율을 올릴수 있는 계층 구조의 설계를 제안한다. 제안하는 계층 구조는 내외부 판정과 각 하위 계층이 가지는 타일의 최대 좌표값, 최소 좌표값을 이용하여 하위 계층을 3가지 형태로 분류한다. 각 하위 계층이 분류되는 형태에 따라 해당 계층의 연산의 필요 여부를 구분할 수 있으며 연산이 필요하지 않는 하위 계층에 대한 호출을 수행하지 않는 것으로 그래픽 처리과정의 전체 연산량을 줄일 수 있다. 제안하는 구조를 이용하여 하위 계층의 분류를 통해 그래픽 처리의 연산 시간을 줄일 수 있으며 3D 모델을 구성하는 정점의 밀집도가 클수록 높은 효율을 보인다.
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2005-10-17 | 학술지명변경 | 외국어명 : 미등록 -> Journal of IKEEE | KCI후보 |
2005-05-30 | 학술지등록 | 한글명 : 전기전자학회논문지외국어명 : 미등록 | KCI후보 |
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2005-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | KCI후보 |
2004-01-01 | 평가 | 등재후보 1차 FAIL (등재후보1차) | KCI후보 |
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2016 | 0.3 | 0.3 | 0.29 |
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