A selectively accessing TLB for low power embedded systems : 저전력 내장형 시스템을 위한 선택적 접근 TLB
저자
발행사항
서울 : 연세대학교 대학원, 2003
학위논문사항
Thesis(master's)-- 연세대학교 대학원 : 컴퓨터과학·산업시스템공학과 2003. 2
발행연도
2003
작성언어
영어
주제어
KDC
566.45 판사항(4)
발행국(도시)
대한민국
형태사항
vii, 51p. : Illustrations ; 26 cm.
일반주기명
지도교수: 김신덕
소장기관
오늘날 대부분의 멀티프로세서들이 컴퓨터시스템의 성능을 높이기 위해 멀티레벨 온-칩 캐쉬와 MMU (메모리 운영 장치)를 사용한다. 게다가 내장형 시스템에서는 성능뿐만 아니라 소모 전력이 중요시 되고 있다. 이 논문은 메모리시스템에 대한 전반적인 이해를 돕고 저전력 소비와 고성능의 특징을 가지는 TLB (translation lookaside buffer)를 제안하고자 한다. 제시되는 TLB 구조는 빠른 속도와 저전력을 요구하는 내장형 시스템의 특징에 적합하며 그 구조는 하나의 블록 버퍼와 2개의 뱅크로 이루어진 TLB로 구성되어 있다. 프로세서는 TLB를 접근할 때 블록 버퍼와 TLB의 2개의 뱅크 중 하나를 선택적으로 접근할 수 있다. 이러한 특징은 전통적인 블록 버퍼링 기술에서 사용되던 방법과는 차이가 있다. 기존의 방법은 접근 첫번째 사이클에 블록 버퍼를 접근하고 그 다음 사이클에 메인 TLB를 접근하였다. 하지만 제시되는 TLB에서는 접근 첫번째 사이클에 블록 버퍼와 메인 TLB를 선택적으로 접근함으로써 불필요한 블록 버퍼 접근의 수를 줄일 수 있으며 이를 통해 기존 TLB들과 동일한 성능을 보장하면서 전력소모를 효과적으로 줄일 수 있다. 시뮬레이션 결과는 전력 소모와 Energy * Delay Product을 통하여 제시되는 TLB의 효율성을 보여준다. 제시되는 TLB는 기존의 TLB들에 대해 최소 10%, 최대 40%의 전력소모 절감을 보여주며, 성능과 전력소모를 고려할 때 최소 21%, 최대 38%의 절감 효과를 보여준다. 그러므로 제시되는 TLB는 단순한 구조를 통하여 저전력과 고성능의 효과를 제공한다.
Recently most multiprocessors tend to exploit multi level on-chip cache and MMU (memory management unit) in order to improve performance. In addition to the performance, power consumption becomes a significant issue in embedded systems. This paper intends to help overall understanding of memory system and to suggest a TLB (translation looksaside buffer) for low power consumption and high performance. The proposed TLB is suitable for designing of embedded systems, i.e., high speed and low power consumption. The proposed TLB is constructed as a combination of one block buffer and two-way banked sub TLBs. The processor can access the block buffer or one of two-way banked sub TLBs selectively. This feature is quite different from those used in the traditional block buffering technique. Simulation results show its effectiveness in terms of power consumption and Energy*Delay product. The proposed TLB can reduce power consumptions by about 40%, 10%, 23%, and 23%, compared with a FA (fully-associative)-TLB, a micro-TLB, a victim-TLB, and a banked-TLB respectively. Also the proposed TLB can reduce Energy*Delay products by about 38%, 28%, 21%, and 21%, compared with a FA-TLB, a micro-TLB, a victim-TLB, and a banked-TLB respectively. Therefore the proposed TLB can achieve low power consumption and high performance with a simple architecture.
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